[发明专利]存储系统及写入方法

说明书

本发明的实施方式提供能既抑制单元间相互干扰又减小存储控制器的写入缓冲量的存储系统及写入方法。实施方式的存储系统具备：具有多个存储单元的非易失性存储器和存储控制器。所述多个存储单元能存储三位的数据。所述多个存储单元分别使所述三位中的第一位与第一页对应、第二位与第二页对应、第三位与第三页对应。所述存储控制器使所述非易失性存储器执行基于要在所述第一页写入的数据的第一编程。此外，所述存储控制器在所述第一编程后使所述非易失性存储器执行基于要在所述第二及第三页写入的数据的第二编程。

本申请要求以日本专利申请2016-131025号(申请日：2016年6月30日)为在先申请的优先权。本申请通过参照该在先申请而包括该在先申请的全部内容。

技术领域

本发明的实施方式涉及存储系统及写入方法。

背景技术

近年来的微细化得到了发展的三位(bit)/单元(cell)的NAND存储器中，一般地，为了避免单元之间相互干扰，而采取下述方法：在同时写入要在第一存储单元中存储的所有位之后，在相邻单元同样地同时写入所有位，然后，再在第一存储单元再写入(编程)所有位。但是，在使用该方法时，为了再写入而需要在控制器侧保持数据。

作为同时编程所有位的方法，已知有1-3-3编码。该方法是将三位/单元的8个阈值电压的区域间的7个对三个位分别一个、三个、三个地进行分配的编码。

但是，近年来的NAND存储器被三维化，所需的写入缓冲量增大，因此存储控制器的成本增大。因此，在三维的非易失性存储器中，也期望既抑制单元间相互干扰和各页间的位错误率的不均衡又减小存储控制器的写入缓冲量的对策。

发明内容

本发明的实施方式提供：能既抑制单元间相互干扰又减小存储控制器的写入缓冲量的存储系统及写入方法。

根据实施方式，能提供一种存储系统。所述存储系统具备：具有多个存储单元的非易失性存储器和存储控制器。所述多个存储单元能以页为单位进行数据的写入。此外，所述多个存储单元的每个利用表示数据已被擦除的擦除状态的阈值区域和是比表示所述擦除状态的阈值电压区域高的阈值电压的、表示数据已被写入的写入状态的七个阈值区域，而能存储三位的数据。此外，所述多个存储单元分别地使所述三位中的第一位与第一页对应、第二位与第二页对应、第三位与第三页对应。所述存储控制器使所述非易失性存储器执行基于要在所述第一页写入的数据的第一编程。此外，所述存储控制器在所述第一编程后使所述非易失性存储器执行基于要在所述第二页及第三页写入的数据的第二编程。

附图说明

图1是表示第一实施方式涉及的存储装置的构成例的框图。

图2是表示第一实施方式的非易失性存储器的构成例的框图。

图3是表示三维结构的存储单元阵列的区块(block)的构成例的图。

图4是三维结构的NAND存储器的存储单元阵列的部分区域的剖视图。

图5是表示第一实施方式的阈值区域的一例的图。

图6是表示第一实施方式的数据编码的图。

图7是表示第一实施方式的编程之后的阈值分布的图。

图8A是表示第一实施方式的编程顺序的第一例的图。

图8B是表示第一实施方式的编程顺序的第二例的图。

图8C是表示第一实施方式的编程顺序的第三例的图。

图9A是表示第一实施方式涉及的一个区块的量的整体的写入次序的示例的流程图。

图9B是表示第一实施方式所涉及的第一阶段(stage)中的写入次序的子流程图。