[发明专利]CMOS鉴相器

说明书

本发明公开了一种CMOS鉴相器。本发明的CMOS鉴相器包括第一触发器、第二触发器及异或门，一周期信号输入所述第一触发器的时钟控制端，所述第一触发器的输出端Q与所述异或门的一输入端连接，另一周期信号输入所述第二触发器的时钟控制端，所述第二触发器的输出端与所述异或门的另一输入端连接；且所述第一触发器的输入端与所述异或门的另一输入端连接，所述第二触发器的输入端与所述异或门的一输入端连接，所述异或门的输出端输出电压信号；且两所述周期信号为具有相同频率并具有设定相位差的数字电压信号。本发明的CMOS鉴相器提高了鉴相范围，且具有更优良的鉴相精度。

技术领域

本发明涉及集成电路领域，更具体地涉及一种CMOS鉴相器。

背景技术

通常情况下，鉴相器是指一类具有两个输入端、一个输出端的电路，其输出端电压的平均值|Vo|与两个输入端信号的相位之差成线性比例关系，即(G为一固定常量)，如图1所示。鉴相器由于具有可以将较难处理的相位差信号转化为较易处理的电压信号的特性，作为子电路模块，被广泛地应用于锁相环电路、时钟数据恢复电路等需要处理信号相位信息的电路中。

而CMOS异或门是一种常用的鉴相器电路，也叫CMOS鉴相器。其结构图如图2所示，其输入输出的时序波形图如图3所示。在该鉴相器电路中，假设异或门的两输入Va,Vb为频率相同并具有一固定相位差(相位差的范围介于0～π之间)的周期信号(设周期为T)，根据异或门的输入输出特性，其输出电压Vo在每个周期T内会存在两个脉宽为的脉冲，其电压的平均值|Vo|满足

上式中Vamp表示输出电压Vo的幅度。根据上述公式可知CMOS鉴相器的线性增益大小为线性增益输入范围为0～π。

但是，上述现有技术的CMOS鉴相器的线性增益范围为0～π，且通常情况下，输入信号的相位差的变化范围为0～2π。因此当输入信号的相位差从0到2π连续变化的时候，该鉴相器的输出电压平均值不与输入信号的相位差呈线性比例关系，从而无法得到正确的鉴相结果。而为了使该鉴相器正常工作，输入信号的相位差必须满足在0～π之间的条件，这样就严重限制了CMOS鉴相器的应用范围。

因此，有必要提供一种可以扩宽输入信号相位差的改进的CMOS鉴相器来克服上述缺陷。

发明内容

本发明的目的是提供一种CMOS鉴相器，本发明的CMOS鉴相器提高了鉴相范围，且具有更优良的鉴相精度。

为实现上述目的，本发明提供一种CMOS鉴相器。本发明的CMOS鉴相器包括第一触发器、第二触发器及异或门，一周期信号输入所述第一触发器的时钟控制端，所述第一触发器的输出端Q与所述异或门的一输入端连接，另一周期信号输入所述第二触发器的时钟控制端，所述第二触发器的输出端与所述异或门的另一输入端连接；且所述第一触发器的输入端与所述异或门的另一输入端连接，所述第二触发器的输入端与所述异或门的一输入端连接，所述异或门的输出端输出电压信号；且两所述周期信号为具有相同频率并具有设定相位差的数字电压信号。

较佳地，所述的CMOS鉴相器，还包括一延时平衡电路，所述延时平衡电路具有两个输出端、两个输入端及一控制端；所述第一触发器的输出端Q与所述延时平衡电路的一输入端连接，所述第二触发器的输出端与所述延时平衡电路的另一输入端连接；所述延时平衡电路的一输出端与所述异或门的一输入端连接，所述延时平衡电路的另一输出端与所述异或门的另一输入端连接；一外部控制电压输入所述控制端，以控制所述延时平衡电路两输出端输出信号的延时时间。

较佳地，所述延时平衡电路包括具有相同结构特征的第一延时电路与第二延时电路；所述第一延时电路调整控制所述第一触发器输出端输出信号的延时时间；所述第二延时电路调整控制所述第二触发器输出端输出信号的延时时间。