[发明专利]一种时钟同步装置及方法

说明书

本申请公开了一种时钟同步装置及方法。该时钟同步装置包括：N个鉴频鉴相器，用于确定N个频率偏差，所述N个鉴频鉴相器与所述N个频率偏差一一对应，所述N个鉴频鉴相器与N个参考时钟信号一一对应，其中，所述N个频率偏差是系统时钟信号与所述N个参考时钟信号的频率偏差，所述系统时钟信号与每个参考时钟信号的频率偏差由对应的鉴频鉴相器确定；处理器，用于根据所述N个鉴频鉴相器确定的所述N个频率偏差，确定补偿值，所述补偿值等于所述N个频率偏差的加权平均值，所述N个频率偏差中的每个频率偏差分别对应一个权重；振荡器，用于根据所述处理器确定的补偿值生成新的系统时钟信号。

技术领域

本发明涉及通信领域，尤其涉及一种时钟同步装置及方法。

背景技术

时钟同步设备的系统时钟支持多路参考时钟源，在任一时刻，时钟同步设备只选择其中一路参考时钟源的时钟信号进行时钟同步。

图1示例性地示出了时钟同步电路的结构。参见图1，时钟同步电路包括分频器101、鉴相器102、滤波器103以及压控振荡器104。该时钟同步电路支持4路参考时钟源。这4路参考时钟源提供的参考时钟信号分别包括：参考时钟源A提供的参考时钟信号RefClkA、参考时钟源B提供的参考时钟信号RefClkB、参考时钟源C提供的参考时钟信号RefClkC和参考时钟源D提供的参考时钟信号RefClkD。以RefClkA被时钟同步电路确定为用于进行时钟同步的参考时钟信号为例进行说明。分频器101将参考时钟信号RefClkA分频处理后输出给鉴频鉴相器102。分频处理后的时钟信号的频率是参考时钟信号RefClkA的频率的1/X。X为大于1的整数。鉴频鉴相器102将系统时钟信号SysClk与分频器101提供的时钟信号的频率偏差转换为电压信号，并将电压信号输出给滤波器103。该电压信号经过滤波器103滤波后作为压控振荡器(Voltage Controlled Oscillator，简称VCO)的控制信号。该控制信号用于对VCO 104输出的系统时钟信号的频率进行控制。具体来说，VCO 104根据输入的控制信号输出系统时钟信号SysClk。系统时钟信号SysClk经分频器105分频后输出给鉴频鉴相器102。

上述技术方案中，若时钟同步电路的参考时钟源的信号发生异常(比如低频扰动)，可能导致时钟同步电路生成的系统时钟信号发生异常。

发明内容

本申请实施例提供了一种时钟同步装置及方法。

第一方面，本申请实施例提供了一种时钟同步装置，该装置包括：

N个鉴频鉴相器，用于确定N个频率偏差，所述N个鉴频鉴相器与所述N个频率偏差一一对应，所述N个鉴频鉴相器与N个参考时钟信号一一对应，其中，所述N个频率偏差是系统时钟信号与所述N个参考时钟信号的频率偏差，所述系统时钟信号与每个参考时钟信号的频率偏差由对应的鉴频鉴相器确定，N为大于1的整数；

处理器，用于根据所述N个鉴频鉴相器确定的所述N个频率偏差，确定补偿值，所述补偿值等于所述N个频率偏差的加权平均值，所述N个频率偏差中的每个频率偏差分别对应一个权重；

振荡器，用于根据所述处理器确定的补偿值生成新的系统时钟信号。

可选地，所述处理器包括：

权重确定单元，用于根据所述N个参考时钟信号的同步性能信息，确定所述N个鉴频鉴相器确定的所述N个频率偏差中每个频率偏差的权重；

补偿值确定单元，用于根据所述权重确定单元确定的所述N个频率偏差中每个频率偏差对应的权重，对所述N个频率偏差进行加权求和，所述补偿值等于所述加权求和的结果。

可选地，所述N个参考时钟信号的同步性能信息包括以下信息中的一种或多种：

所述N个参考时钟信号中每个参考时钟信号的质量信息；

所述N个参考时钟信号中每个参考时钟信号的优先级信息；