[发明专利]带隙基准电路

权利要求书

1.一种带隙基准电路，其特征在于，包括：

第一PMOS晶体管(Pmirr)，第一NMOS晶体管(NMO)，第一运算放大器(YF1)，第一PNP晶体管(Q0)，第二PNP晶体管(Q1)，第一电阻(R1)、第二电阻(R2)、第三电阻(R3)、第四电阻(R4)、第五电阻(R5)、第六电阻(R0)；

第一PMOS晶体管(Pmirr)的源极与电源电压端VDD相连接，其栅极与电流偏置电路的输出端PB相连接，其漏极与第三电阻(R3)的一端、第一NMOS晶体管(NMO)的漏极以及第四电阻(R4)的一端相连接，该连接的节点作为带隙基准电路的基准电压VBG输出端；

所述第三电阻(R3)的另一端与第一电阻(R1)的一端和第二电阻(R2)的一端相连接；

所述第一电阻(R1)的另一端与第一PNP晶体管(Q0)的发射极和运算放大器(YF1)的反向输入端相连接；第一PNP晶体管(Q0)的基极和集电极接地；

所述第一运算放大器(YF1)的正向输入端与第二电阻(R2)的另一端和第六电阻(R0)的一端相连接，第六电阻(R0)的另一端与第二PNP晶体管(Q1)的发射极相连接；第二PNP晶体管(Q1)的基极和集电极接地；

所述第一运算放大器(YF1)的输出端与第一NMOS晶体管(NMO)的栅极相连接，第一NMOS晶体管(NMO)的源极接地；

所述第四电阻(R4)的另一端与第五电阻(R5)的一端相连接，第五电阻(R5)的另一端接地。

2.如权利要求1所述的带隙基准电路，其特征在于，还包括：一电流偏置电路,其包括：第二PMOS晶体管(PM0)、第三PMOS晶体管(PM1)、第二NMOS晶体管(NM1)和第三NMOS晶体管(NM2)，以及第七电阻(Rb)；

第二PMOS晶体管(PM0)和第三PMOS晶体管(PM1)的源极与电源电压端VDD相连接；第二PMOS晶体管(PM0)的栅极和第三PMOS晶体管(PM1)的栅极和漏极与第三NMOS晶体管(NM2)漏极相连接，其连接的节点作为电流偏置电路的输出端PB；

第二PMOS晶体管(PM0)的漏极与第二NMOS晶体管(NM1)的漏极和栅极以及第三NMOS晶体管(NM2)的栅极相连接；

所述第二NMOS晶体管(NM1)的源极接地，第三NMOS晶体管(NM2)的源极与第七电阻(Rb)的一端相连接，第七电阻(Rb)的另一端接地。

3.如权利要求2所述的带隙基准电路，其特征在于，还包括：一所述电流偏置电路的启动电路，其包括：第四PMOS晶体管(PSTP)，第五PMOS晶体管(PST)和第四NMOS晶体管(Ncap)；

第四PMOS晶体管(PSTP)的源极与电源电压端VDD相连接，其栅极与所述电流偏置电路中第二PMOS晶体管(PM0)和第三PMOS晶体管(PM1)的栅极相连接；

第四PMOS晶体管(PSTP)的漏极与第五PMOS晶体管(PST)的栅极和第四NMOS晶体管(Ncap)的栅极相连接；第五PMOS晶体管(PST)的源极与电源电压端VDD相连接；第五PMOS晶体管(PST)的漏极与所述电流偏置电路中第二NMOS晶体管(NM1)的漏极和栅极相连接；

第四NMOS晶体管(Ncap)的源极和漏极接地。

4.如权利要求2所述的带隙基准电路，其特征在于：电源上电后，电流偏置电路先建立，第一PMOS晶体管(Pmirr)镜像所述电流偏置电路的第三PMOS晶体管(PM1)的电流为带隙基准电路提供工作电流，带隙基准电路建立产生基准电压VBG；第一PMOS晶体管(Pmirr)镜像产生电流，为输出的基准电压VBG提供电流驱动能力。

5.如权利要求1所述的带隙基准电路，其特征在于：线性分压输出小于基准电压VBG的任意基准电压。