[发明专利]半导体存储装置

说明书

本发明的半导体存储装置具备：第1电极层，设置于导电层上；第2电极层，设置于所述导电层与所述第1电极层之间；第1绝缘层，设置于所述第1电极层与所述第2电极层之间；以及导电性的支柱层，在从所述导电层朝向所述第1电极层的第1方向上，贯通第1电极层、所述第2电极层及所述第1绝缘层而延伸。所述支柱层的贯通所述第1绝缘层的部分的外周具有沿着所述导电层的表面的第2方向上的第1宽度，所述支柱层的贯通所述第2电极层的部分的外周具有所述第2方向上的第2宽度，且所述第2宽度比所述第1宽度宽。

[相关申请]

本申请享受以美国临时专利申请62/384,352号(申请日：2016年9月7日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

具备三维配置的存储单元的非易失性半导体存储装置的开发正在推进。例如，NAND(Not And，与非)型半导体存储装置具有存储单元阵列，该存储单元阵列包含积层于源极层上的多条字线及贯通这些字线的半导体通道。为了扩大这种半导体存储装置的存储容量，有效的方法是增加所述字线的积层数。然而，如果增加字线的积层数，那么难以控制贯通所述字线而到达源极层的半导体通道的下端的位置。

发明内容

实施方式提供一种能够提高半导体通道的深度的控制性的半导体存储装置。

实施方式的半导体存储装置具备：第1电极层，设置于导电层上；第2电极层，设置于所述导电层与所述第1电极层之间；第1绝缘层，设置于所述第1电极层与所述第2电极层之间；以及导电性的支柱层，在从所述导电层朝向所述第1电极层的第1方向上，贯通第1电极层、所述第2电极层及所述第1绝缘层而延伸。所述支柱层的贯通所述第1绝缘层的部分的外周具有沿着所述导电层的表面的第2方向上的第1宽度，所述支柱层的贯通所述第2电极层的部分的外周具有所述第2方向上的第2宽度，且所述第2宽度比所述第1宽度宽。

附图说明

图1是示意性地表示第1实施方式的半导体存储装置的立体图。

图2是表示第1实施方式的半导体存储装置的示意性剖视图。

图3A～3L是表示第1实施方式的半导体存储装置的制造过程的示意性剖视图。

图4是表示第1实施方式的半导体存储装置的截面的一部分的示意图。

图5是表示第1实施方式的变化例的半导体存储装置的示意性剖视图。

图6A～6G是表示第1实施方式的变化例的半导体存储装置的制造过程的示意性剖视图。

图7A～7D是表示第1实施方式的另一变化例的半导体存储装置的制造过程的示意性剖视图。

图8是表示第2实施方式的半导体存储装置的示意性剖视图。

图9A～9J是表示第2实施方式的半导体存储装置的制造过程的示意性剖视图。

图10是表示第3实施方式的半导体存储装置的示意性剖视图。

图11A～11E是表示第3实施方式的半导体存储装置的制造过程的示意性剖视图。

图12是表示第4实施方式的半导体存储装置的示意性剖视图。

图13A～13D是表示第4实施方式的半导体存储装置的制造过程的示意性剖视图。

具体实施方式

[第1实施方式]

图1是示意性地表示第1实施方式的半导体存储装置1的存储单元部MCP的立体图。半导体存储装置1例如为NAND型非易失性存储器，包含三维配置的存储单元。