[发明专利]一种用于生成时钟信号的电路

说明书

本发明提供了一种用于生成时钟信号的电路，包括：时钟生成模块，用于生成多个第一时钟信号；逻辑模块，与所述时钟生成模块连接，用于对多个所述第一时钟信号进行组合，以生成多个第二时钟信号；选择模块，与所述逻辑模块连接，用于对多个所述第二时钟信号进行选择，以输出所需频率的时钟信号。本发明的用于生成时钟信号的电路，不用耗费锁定时间，能够快速得到所需要的频率。

技术领域

本发明涉及半导体器件领域，具体而言涉及一种用于生成时钟信号的电路。

背景技术

在动态电压频率调节(DVFS)技术中，可以根据芯片所运行的应用程序对计算能力的不同需要，来动态调节芯片的时钟频率和工作电压，这样可以保证提供的功率既满足要求又不会过剩，从而达到节能的目的。

其中，通常使用锁相环(PLL)给系统提供时钟。但锁相环通常需要长时间用于锁定，或需要重新设置，才使用锁相环给系统提供时钟。

因此，有必要提出一种用于生成时钟信号的电路，以解决现有的技术问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了克服目前存在的问题，本发明一方面提供一种用于生成时钟信号的电路，包括：

时钟生成模块，用于生成多个第一时钟信号；

逻辑模块，与所述时钟生成模块连接，用于对多个所述第一时钟信号进行组合，以生成多个第二时钟信号；

选择模块，与所述逻辑模块连接，用于对多个所述第二时钟信号进行选择，以输出所需频率的时钟信号。

根据本发明的一个实施例，所述时钟生成模块包括环形振荡器。

进一步地，多个所述第一时钟信号彼此具有不同的相位。

根据本发明的一个实施例，所述逻辑模块包括多个子电路，每个所述子电路包括异或门和或门。

根据本发明的一个实施例，所述第一时钟信号先经过异或操作再经过或操作，以生成所述第二时钟信号。

根据本发明的一个实施例，所述逻辑模块包括多个子电路，每个所述子电路生成一对所述第二时钟信号。

进一步地，所述第二时钟信号为一对差分信号。

进一步地，所述对差分信号包括逻辑0或1。

根据本发明的一个实施例，所述选择模块包括数据选择器。

进一步地，所述第二时钟信号比所述第一时钟信号具有更高的频率。

本发明的用于生成时钟信号的电路，逻辑模块直接对时钟生成模块所生成的第一时钟信号进行组合，以生成多个频率不同的第二时钟信号，再由选择模块选择并输出所述频率的时钟信号，整个过程不用耗费锁定时间，能够快速得到所需要的频率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1为现有技术中锁相环系统的结构框图；

图2为根据本发明的一个实施例的用于生成时钟信号的电路的结构示意图；

图3示出了根据本发明的一个实施例的、示例性的逻辑门电路的电路图；

图4示出了使用图3中示例性逻辑门电路、由第一时钟信号获得第二时钟信号的示例性波形图；