[发明专利]屏蔽栅极沟槽式半导体装置及其制造方法在审
| 申请号： | 201710089046.9 | 申请日： | 2017-02-20 |
| 公开（公告）号： | CN108231884A | 公开（公告）日： | 2018-06-29 |
| 发明（设计）人： | 陈劲甫 | 申请（专利权）人： | 力祥半导体股份有限公司 |
| 主分类号： | H01L29/78 | 分类号： | H01L29/78;H01L21/28;H01L29/423;H01L21/336 |
| 代理公司： | 北京同立钧成知识产权代理有限公司 11205 | 代理人： | 马雯雯;臧建明 |
| 地址： | 中国台湾新竹县*** | 国省代码： | 中国台湾;71 |
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| 摘要： | |||
| 搜索关键词： | 下部电极 上部电极 基底结构 屏蔽栅极沟槽 半导体装置 彼此电性 方向延伸 隔离 崩溃电压 导通电阻 提升元件 相交 制造 | ||
1.一种屏蔽栅极沟槽式半导体装置，其特征在于，包括：
基底结构，具有多个第一沟槽与多个第二沟槽，所述多个第一沟槽沿第一方向延伸，所述多个第二沟槽沿第二方向延伸，所述第一方向与所述第二方向相交，且所述多个第一沟槽的深度大于所述多个第二沟槽的深度；
多个第一下部电极，分别设置于所述多个第一沟槽中；
多个第一上部电极，分别设置于所述多个第一沟槽中且位于所述多个第一下部电极上；
多个第二下部电极，分别设置于所述多个第二沟槽中；以及
多个第二上部电极，分别设置于所述多个第二沟槽中且位于所述多个第二下部电极上，其中
所述多个第一下部电极、所述多个第一上部电极与所述基底结构彼此电性隔离，
所述多个第二下部电极、所述多个第二上部电极与所述基底结构彼此电性隔离。
2.根据权利要求1所述的屏蔽栅极沟槽式半导体装置，其特征在于，所述多个第一沟槽之间的间距大于所述多个第二沟槽之间的间距。
3.根据权利要求1所述的屏蔽栅极沟槽式半导体装置，其特征在于，所述多个第一沟槽的宽度大于所述多个第二沟槽的宽度。
4.根据权利要求1所述的屏蔽栅极沟槽式半导体装置，其特征在于，所述多个第一下部电极与所述多个第二下部电极电性连接。
5.根据权利要求1所述的屏蔽栅极沟槽式半导体装置，其特征在于，所述多个第一上部电极与所述多个第二上部电极电性连接。
6.根据权利要求1所述的屏蔽栅极沟槽式半导体装置，其特征在于，所述多个第一上部电极的宽度大于所述多个第一下部电极的宽度。
7.根据权利要求1所述的屏蔽栅极沟槽式半导体装置，其特征在于，所述多个第二上部电极的宽度大于所述多个第二下部电极的宽度。
8.根据权利要求1所述的屏蔽栅极沟槽式半导体装置，其特征在于，还包括多个底部电极，分别设置于所述多个第一沟槽中，且位于所述多个第一下部电极下方，其中所述多个底部电极、所述多个第一下部电极与所述基底结构彼此电性隔离。
9.一种屏蔽栅极沟槽式半导体装置的制造方法，其特征在于，包括：
提供基底结构，具有多个第一沟槽与多个第二沟槽，所述多个第一沟槽沿一第方向延伸，所述多个第二沟槽沿第二方向延伸，所述第一方向与所述第二方向相交，且所述多个第一沟槽的深度大于所述多个第二沟槽的深度；
在所述多个第一沟槽的表面上与所述多个第二沟槽的表面上形成第一介电层；
分别在所述多个第一沟槽中的所述第一介电层上与所述多个第二沟槽中的所述第一介电层上形成多个第一下部电极与多个第二下部电极；
在所述多个第一下部电极上与所述多个第二下部电极上形成第二介电层；以及
分别在所述多个第一沟槽中的所述第二介电层上与所述多个第二沟槽中的所述第二介电层上形成多个第一上部电极与多个第二上部电极。
10.根据权利要求9所述的屏蔽栅极沟槽式半导体装置的制造方法，其特征在于，所述多个第一沟槽与所述多个第二沟槽通过同一图案化处理形成。
11.根据权利要求9所述的屏蔽栅极沟槽式半导体装置的制造方法，其特征在于，所述多个第一沟槽与所述多个第二沟槽通过不同图案化处理形成。
12.根据权利要求9所述的屏蔽栅极沟槽式半导体装置的制造方法，其特征在于，还包括在形成所述多个第一下部电极与所述多个第二下部电极之后，移除未被所述多个第一下部电极与所述多个第二下部电极所覆盖的所述第一介电层。
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