[发明专利]一种基于FPGA的实时仿真器的数模接口及其驱动方法

权利要求书

1.一种基于FPGA的实时仿真器的数模接口，其特征在于，包括：双速率随机存取存贮器、浮点数定点数转换模块、数模转换板卡以及地址转换模块；

所述浮点数定点数转换模块的输入端连接所述基于FPGA的实时仿真器的输出端，所述浮点数定点数转换模块的输出端连接所述双速率随机存取存贮器的输入端；

所述双速率随机存取存贮器的输入端连接所述浮点数定点数转换模块以及所述地址转换模块，所述双速率随机存取存贮器的输出端连接所述数模转换板卡；

所述地址转换模块的输入端连接所述基于FPGA的实时仿真器的输出端，所述地址转换模块的输出端连接所述双速率随机存取存贮器的输入端；

所述数模转换板卡的输入端连接所述双速率随机存取存贮器的输出端，所述数模转换板卡的输出端连接外部的模拟设备；

其中，

所述基于FPGA的实时仿真器，用于在所述FPGA中生成所述实时仿真器的驱动时钟clk-sim、所述数模转换板卡的驱动时钟clk-da以及所述数模转换板卡的使能信号oe-da；并在仿真开始前初始化所述基于FPGA的实时仿真器的仿真参数，根据所述初始化的仿真参数，在每个仿真步长内生成对应该步长的64位双精度浮点数形式的仿真结果out-ch；

所述浮点数定点数转换模块，用于将所述基于FPGA的实时仿真器输出的所述64位双精度浮点数形式的仿真结果out-ch转换为64位定点数形式的仿真结果da-input；

所述双速率随机存取存贮器，用于根据所述驱动时钟clk-sim中的写地址信号addr-w，存储所述浮点数定点数转换模块转换的所述64位定点数形式的仿真结果da-input；

所述地址转换模块，用于将所述驱动时钟clk-sim中的写地址信号addr-w转换为所述驱动时钟clk-da中的读地址信号addr-r；

所述双速率随机存取存贮器，用于根据所述地址转换模块生成的所述读地址信号addr-r读取所述64位定点数形式的仿真结果da-input，并将读取的所述64位定点数形式的仿真结果da-input中的第N位至第N-M+1位转换为M位偏移二进制码的仿真结果da-out，输出到所述的数模转换板卡中；

所述数模转换板卡，用于根据所述使能信号oe-da处于持续工作状态，并输出所述M位偏移二进制码的仿真结果da-out对应的模拟信号至所述外部的模拟设备，所述N和所述M为所述基于FPGA的实时仿真器的数模接口的截位参数。

2.根据权利要求1所述的于FPGA的实时仿真器的数模接口，其特征在于，

所述在仿真开始前初始化仿真参数，包括：

设置所述基于FPGA的实时仿真器输出的仿真类型，并根据所述仿真类型的输出数据的取值范围和所述数模转换板卡数字信号端的位数设置所述基于FPGA的实时仿真器的数模接口的截位参数N和M；

将所述双速率随机存取存贮器的写时钟设置为clk-sim，并将所述双速率随机存取存贮器的写地址设置为循环状态；

设置所述基于FPGA的实时仿真器启动仿真，初始化仿真时间t＝0；并设置预设仿真时长T_N以及仿真时间步长Δt；其中，当测试时间t等于所述预设仿真时长T_N时，停止所述基于FPGA的实时仿真器的仿真，T_N大于Δt，Δt大于0。