[发明专利]半导体装置

说明书

本发明涉及半导体装置。根据本实施方案的半导体装置包括：多个第一导电层，其在基板上方排列于第一方向，该第一方向与基板的上表面相交；半导体层，其面向该多个第一导电层的侧面并在作为其纵向方向的第一方向上延伸；配线部，其通过使第一导电层的端部分别处于不同位置而配置；和晶体管，其位于配线部的上方。该晶体管包括：沟道部，其配置在与第二导电层相同的高度，第二导电层为多个第一导电层的一个；栅极绝缘膜，其配置在沟道部的上表面；和栅极电极层，其配置在栅极绝缘膜的上表面。

相关申请的交叉引用

本申请基于2016年9月12日提出的在先日本专利申请No.2016-177846并要求其优先权的权益，其整体内容通过参考并入本文。

技术领域

以下描述的实施方案涉及半导体装置。

背景技术

作为半导体存储装置之一，已知闪速存储器。具体而言，NAND型闪速存储器因其低成本大容量而广泛使用。

另外，已提出许多技术用于进一步增加NAND型闪速存储器的容量。一种技术包括其中存储器基元被三维排列的结构。在这样的三维型半导体存储装置中，沿一定方向排列存储器基元。导电层从沿一定方向排列的存储器基元各自在与基板平行的方向上延伸，并在与基板垂直的方向上层叠。

在这样的三维型半导体存储器装置中，增加存储器基元和导电层的层叠数导致用于将存储器基元和外部电路连接的晶体管的数量的增加。这可能引起晶体管的占有面积的增加。因此，要求晶体管的占有面积减少。

附图说明

图1是示意性地说明根据第一实施方案的非易失性半导体存储器装置100的结构的一例的透视图。

图2是示出第一实施方案的存储器基元阵列MR的结构的透视图。

图3是一个NAND基元单元NU的等效电路图。

图4是一个存储器基元MC的透视截面图。

图5是示出存储器基元阵列MR的一部分的平面图。

图6是说明第一实施方案的存储器基元阵列MR和阶梯部CR的结构的截面图。

图7是说明晶体管Tr的排列的平面图。

图8A是说明根据第一实施方案的半导体存储器装置100的制造方法的工序图。

图8B是说明根据第一实施方案的半导体存储器装置100的制造方法的工序图。

图8C是说明第一实施方案的半导体存储器装置100的制造方法的工序图。

图8D是说明根据第一实施方案的半导体存储器装置100的制造方法的工序图。

图8E是说明根据第一实施方案的半导体存储器装置100的制造方法的工序图。

图8F是说明根据第一实施方案的半导体存储器装置100的制造方法的工序图。

图8G是说明根据第一实施方案的半导体存储器装置100的制造方法的工序图。

图8H是说明根据第一实施方案的半导体存储器装置100的制造方法的工序图。

图8I是说明根据第一实施方案的半导体存储器装置100的制造方法的工序图。

图9是根据第二实施方案的半导体装置的存储器基元阵列MR和阶梯状配线部CR的截面图。

图10是根据第二实施方案的半导体装置的存储器基元MC的放大透视图。

图11A是说明根据第二实施方案的半导体存储器装置100的制造方法的工序图。

图11B是说明根据第二实施方案的半导体存储器装置100的制造方法的工序图。