[发明专利]D触发器在审
| 申请号： | 201710117126.0 | 申请日： | 2017-03-01 |
| 公开（公告）号： | CN108540110A | 公开（公告）日： | 2018-09-14 |
| 发明（设计）人： | 薛盘斗 | 申请（专利权）人： | 中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司 |
| 主分类号： | H03K3/3562 | 分类号： | H03K3/3562 |
| 代理公司： | 北京集佳知识产权代理有限公司 11227 | 代理人： | 张凤伟;吴敏 |
| 地址： | 201203 *** | 国省代码： | 上海;31 |
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| 摘要： | |||
| 搜索关键词： | 输出端 耦接 时钟信号 输出数据 主锁存器 从锁存器 导通 输出 第一开关 数据输出 锁存电路 锁存 应用 | ||
1.一种D触发器，其特征在于，包括：与数据输入端耦接的主锁存器，以及与所述主锁存器耦接的从锁存器；所述从锁存器包括：
与所述D触发器第一输出端耦接的第一开关，适于在时钟信号处于第一逻辑值期间导通，将所述主锁存器的输出数据输出至所述D触发器的第一输出端；
与所述D触发器第二输出端耦接的第二开关，适于在所述时钟信号处于第一逻辑值期间导通，将与所述主锁存器的输出数据逻辑相反的数据输出至所述D触发器的第二输出端；
分别与所述D触发器第一输出端及第二输出端耦接的锁存电路，适于在所述时钟信号为第二逻辑值期间，对所述D触发器第一输出端及第二输出端的输出数据进行锁存，所述第一逻辑值与所述第二逻辑值逻辑相反。
2.如权利要求1所述的D触发器，其特征在于，所述第一逻辑器为1，所述第二逻辑值为0。
3.如权利要求2所述的D触发器，其特征在于，所述第一开关及第二开关中的至少一个由单个晶体管构成。
4.如权利要求3所述的D触发器，其特征在于，所述第一开关为第一NMOS管，所述第一NMOS管的栅极与时钟信号输出端耦接，源极与所述主锁存器耦接，漏极与所述D触发器第一输出端耦接。
5.如权利要求4所述的D触发器，其特征在于，所述第二开关为第二NMOS管，所述第二NMOS管的栅极与时钟信号输出端耦接，源极与所述主锁存器耦接，漏极与所述D触发器第二输出端耦接。
6.如权利要求5所述的D触发器，其特征在于，所述主锁存器包括：第三开关，第一反相器，第四开关及第二反相器，其中，
所述第三开关，与所述数据输入端耦接，适于在所述时钟信号处于第二逻辑值时闭合，在所述时钟信号处于第一逻辑值时断开；
所述第一反相器，与所述第三开关串联，适于在所述第三开关闭合时，将所述数据输入端输入的数据传输至所述主锁存器的输出端；
所述第四开关与所述第二反相器串联，并与所述第一反相器并联，适于在所述时钟信号处于第一逻辑值时闭合，在所述时钟信号处于第二逻辑值时断开；
所述第二反相器的输入端与所述第一反相器的输出端耦接，输出端与所述第四开关耦接，适于在所述第四开关闭合时，对所述主锁存器的输出端的数据进行锁存。
7.如权利要求6所述的D触发器，其特征在于，所述第二NMOS管的源极与所述第二反相器的输出端耦接。
8.如权利要求6所述的D触发器，其特征在于，所述第一NMOS管的源极与所述主锁存器的输出端耦接。
9.如权利要求1～8任一项所述的D触发器，其特征在于，所述锁存电路包括：交叉耦接的第三反相器及第四反相器。
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