[发明专利]半导体装置

说明书

本发明的实施方式提供一种能够提高ESD耐压的半导体装置。实施方式的半导体装置包含：第1及第2配线(22)，连接于端子(10)；第3及第4配线，连接于接地电压配线(20)；第1NMOS晶体管(12)，连接于第1配线(22)及第3配线(21a)；第2NMOS晶体管(12)，连接于第1配线(22)及第4配线(21b)；及第3NMOS晶体管(12)，连接于第2配线(22)及第4配线(21b)。从第1配线(22)经由第1NMOS晶体管(12)及第3配线(21a)到达接地电压配线(20)的第1电流路径的电阻值，高于从第1配线(22)经由第2NMOS晶体管(12)及第4配线(21b)到达接地电压配线(20)的第2电流路径的电阻值。

[相关申请案]

本申请享有将日本专利申请2016-103546号(申请日：2016年5月24日)作为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及一种半导体装置。

背景技术

在半导体装置中，为了保护内部电路不受由静电放电(ESD：electro staticdischarge)产生的高电压脉冲(电涌)影响，而组入ESD保护电路。

发明内容

本发明的实施方式提供一种能够提高ESD耐压的半导体装置。

实施方式的半导体装置包含：第1及第2配线，连接于与外部机器连接的端子；第3及第4配线，连接于接地电压配线；第1NMOS晶体管，源极及漏极中的一个连接于第1配线，源极及漏极中的另一个连接于第3配线，栅极连接于接地电压配线；第2NMOS晶体管，源极及漏极中的一个连接于第1配线，源极及漏极中的另一个连接于第4配线，栅极连接于接地电压配线；及第3NMOS晶体管，源极及漏极中的一个连接于第2配线，所述源极及漏极中的另一个连接于第4配线，栅极连接于接地电压配线。由ESD产生的放电电流从端子流向接地电压配线时，从第1配线经由第1NMOS晶体管及第3配线到达接地电压配线的第1电流路径的电阻值高于从第1配线经由第2NMOS晶体管及第4配线到达接地电压配线的第2电流路径的电阻值。

附图说明

图1是第1实施方式的半导体装置所具备的ESD保护电路的电路图。

图2是第1实施方式的半导体装置所具备的电极垫与VSS配线的布局图。

图3是图2中的区域AR1的布局图。

图4是沿图3中的F3a-F3b线的剖视图。

图5是第2实施方式的半导体装置所具备的电极垫与VSS配线的布局图。

图6是图5中的区域AR2的布局图。

图7是沿图6中的F6a-F6b线的剖视图。

图8是第3实施方式的半导体装置所具备的电极垫与VSS配线的布局图。

图9是图8中的区域AR3的布局图。

图10是沿图9中的F9a-F9b线的剖视图。

图11是第4实施方式的半导体装置所具备的ODT电路、OCD电路、及ESD保护电路的电路图。

图12是第4实施方式的半导体装置所具备的电极垫、VSS配线、及VCC2配线的布局图。

图13是图12中的区域AR4的布局图。

图14是图12中的区域AR5的布局图。

图15是沿图13中的F13a-F13b线与图14中的F14a-F14b线的剖视图。

具体实施方式