[发明专利]起始信号生成电路、驱动方法和显示装置

权利要求书

1.一种起始信号生成电路，用于为GOA电路提供起始信号，所述GOA电路分别与2N个时钟信号输入端、第一电平输入端和第二电平输入端连接，N为大于1的整数，其特征在于，所述起始信号生成电路包括：

下拉节点控制单元，分别与下拉节点和上拉节点连接，用于在所述上拉节点的控制下控制所述下拉节点的电位；

上拉控制节点控制单元，分别与第一时钟信号输入端、第二时钟信号输入端和第2n时钟信号输入端和上拉控制节点连接，用于在所述第一时钟信号输入端、第二时钟信号输入端和第2n时钟信号输入端的控制下控制所述上拉控制节点的电位；

上拉节点控制单元，分别与所述上拉节点、所述上拉控制节点、所述下拉节点和所述第二时钟信号输入端连接，用于在所述上拉控制节点、所述下拉节点和所述第二时钟信号输入端的控制下，控制所述上拉节点的电位；

存储单元，连接于所述上拉节点与起始信号输出端之间；以及，

起始信号输出单元，分别与所述上拉节点、所述下拉节点、所述第二时钟信号输入端、起始信号输出端、所述第一电平输入端和所述第二电平输入端连接，用于在所述上拉节点、所述下拉节点和所述第二时钟信号输入端的控制下，控制所述起始信号输出端与所述第一电平输入端连接或控制所述起始信号输出端与所述第二电平输入端连接；

n为大于1而小于等于N的整数。

2.如权利要求1所述的起始信号生成电路，其特征在于，在每一帧显示时间段内，每个时钟信号输入端输入的时钟信号的周期T相等，相邻后一个时钟信号比相邻前一个时钟信号周期延迟T/2N。

3.如权利要求1或2所述的起始信号生成电路，其特征在于，所述下拉节点控制单元还分别与第一电平输入端和第二电平输入端连接，具体用于当所述上拉节点的电位为第一电平时控制所述下拉节点与第二电平输入端连接，当所述上拉节点的电位为第二电平时控制所述下拉节点与所述第一电平输入端连接；

所述上拉控制节点控制单元还与所述第二电平输入端连接，具体用于在第一时钟信号输入端输入第一电平而第二时钟信号输入端和第2n时钟信号输入端都输入第二电平时控制所述上拉控制节点与所述第一时钟信号输入端连接，并用于当所述第二时钟信号输入端输入第一电平和/或第2n时钟信号输入端输入第一电平时控制所述上拉控制节点与所述第二电平输入端连接。

4.如权利要求3所述的起始信号生成电路，其特征在于，所述下拉节点控制单元包括：

第一下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与下拉控制节点连接，第二极与所述第二电平输入端连接；

第二下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与所述第二电平输入端连接；

第三下拉节点控制晶体管，栅极和第一极都与所述第一电平输入端连接，第二极与所述下拉控制节点连接；以及，

第四下拉节点控制晶体管，栅极与所述下拉控制节点连接，第一极与所述第一电平输入端连接，第二极与所述下拉节点连接。

5.如权利要求3所述的起始信号生成电路，其特征在于，所述上拉控制节点控制单元包括：

上拉控制晶体管，栅极和第一极都与所述第一时钟信号输入端连接，第二极与所述上拉控制节点连接；

第一上拉控制节点控制晶体管，栅极与所述第二时钟信号输入端连接，第一极与所述上拉控制节点连接，第二极与所述第二电平输入端连接；以及，

第n上拉控制节点控制晶体管，栅极与所述第2n时钟信号输入端连接，第一极与所述上拉控制节点连接，第二极与所述第二电平输入端连接。

6.如权利要求1或2所述的起始信号生成电路，其特征在于，所述上拉节点控制单元还分别与所述第一电平输入端和所述第二电平输入端连接，具体用于当所述上拉控制节点的电位为第一电平时控制所述上拉节点与所述第一电平输入端连接，并所述下拉节点的电位为第一电平和/或所述第二时钟信号输入端输入第一电平时控制所述上拉节点与所述第二电平输入端连接；

所述起始信号输出单元具体用于当所述上拉节点的电位为第一电平时控制所述起始信号输出端与所述第一电平输入端连接，并当所述下拉节点的电位为第一电平和/或所述第二时钟信号输入端输入第一电平时控制所述起始信号输出端与所述第二电平输入端连接。