[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，方法包括：提供基底，基底中形成有层间介电层以及贯穿层间介电层的层间互连结构；在基底上形成叠层结构的上层介电层，上层介电层包括等离子体增强氧化硅层；刻蚀上层介电层，形成露出层间互连结构的开口；向开口内填充导电材料，形成与层间互连结构电连接的上层互连结构。相比材料为等离子体增强氧化硅的单层结构的上层介电层，本发明所述叠层结构的上层介电层对相邻层间介电层所产生的应力较小，从而可以降低相邻层间介电层出现经时击穿现象的概率，增大相邻层间介电层击穿电压，降低上层介电层与相邻层间介电层分裂的几率，改善芯片封装交互作用，有利于提高所形成半导体结构的可靠性性能。

技术领域

本发明涉及半导体领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。

为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与衬底的导通是通过互连结构实现的。随着技术节点的推进，互连结构的尺寸也变得越来越小；相应的，形成互连结构的工艺难度也越来越大，而互连结构的形成质量对后端(Back End OfLine，BEOL)电路的性能影响很大，严重时会影响半导体器件的正常工作。

但是，现有技术互连结构的形成工艺容易导致半导体结构的可靠性性能下降。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的可靠性性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底中形成有层间介电层以及贯穿所述层间介电层的层间互连结构；在所述基底上形成叠层结构的上层介电层，所述上层介电层包括等离子体增强氧化硅层；刻蚀所述上层介电层，形成露出所述层间互连结构的开口；向所述开口内填充导电材料，形成与所述层间互连结构电连接的上层互连结构。

相应的，本发明还提供一种半导体结构，包括：基底，所述基底中具有层间介电层以及贯穿所述层间介电层的层间互连结构；位于所述基底上的叠层结构的上层介电层，所述上层介电层包括等离子体增强氧化硅层；贯穿所述上层介电层的上层互连结构，所述上层互连结构与所述层间互连结构电连接。

与现有技术相比，本发明的技术方案具有以下优点：

本发明在基底上形成叠层结构的上层介电层，所述上层介电层包括等离子体增强氧化硅层；在半导体制造工艺中，所述上层介电层一般为单层结构且材料为等离子体增强氧化硅，相比材料为等离子体增强氧化硅的上层介电层，本发明所述叠层结构的上层介电层对所述层间介电层所产生的应力较小，尤其是对相邻的层间介电层，因此可以提高相邻所述层间介电层的质量，从而可以降低相邻所述层间介电层出现经时击穿(TimeDependent Dielectric Breakdown，TDDB)现象的概率，增大相邻所述层间介电层击穿电压(VBD)，降低所述上层介电层与相邻层间介电层分裂的几率,改善芯片封装交互作用(ChipPackage Interaction，CPI)，进而有利于提高所形成半导体结构的可靠性性能。