[发明专利]一种半导体器件及其制作方法

说明书

本发明提供了一种半导体器件及其制作方法，通过在所述半导体基底表面形成抗反射层，所述抗反射层对应所述器件制作区的厚度小于所述抗反射层对应所述边缘区域的厚度，其中，厚度较小的器件制作区的抗反射层易于被刻蚀，利于半导体器件的制作，同时，围绕器件制作区的边缘区域由于较厚抗反射层，避免了半导体器件由于边缘区域被刻蚀造成的缺陷，提高了三维存储器的良率。

技术领域

本申请涉及半导体技术领域，特别涉及一种半导体器件及其制作方法。

背景技术

随着半导体技术的不断发展，存储器件越来越多的应用到人们的工作以及日常生活当中，为人们的工作以及日常生活带来了巨大的便利。

目前，存储器已经逐步从简单的平面结构发展为复杂的三维结构。如图1所示，三维存储器通常包括叠层结构110和贯穿该多层膜结构的多个深槽120，这种结构可以通过多层薄膜沉积形成叠层结构后进行高深宽比的深槽刻蚀来实现。现有技术中，采用深槽刻蚀工艺形成的器件良率不高。

发明内容

为解决上述技术问题，本发明提供一种半导体器件及其制作方法，提高了器件的良率。技术方案如下：

一种半导体器件的制作方法，包括：

提供半导体基底，所述半导体基底包括器件制作区和围绕所述器件制作区的边缘区域；

在所述半导体基底表面形成抗反射层，所述抗反射层对应所述器件制作区的厚度小于所述抗反射层对应所述边缘区域的厚度；

在所述器件制作区形成所述半导体器件。

优选的，所述在所述半导体基底表面形成抗反射层，所述抗反射层对应所述器件制作区的厚度小于所述抗反射层对应所述边缘区域的厚度，包括：

在所述半导体基底表面形成等厚的抗反射层；

减薄所述器件制作区的所述抗反射层，使得所述抗反射层对应所述器件制作区的厚度小于所述抗反射层对应所述边缘区域的厚度。

优选的，所述减薄所述器件制作区的所述抗反射层，包括：

在所述抗反射层上形成第一掩膜，所述第一掩膜暴露所述器件制作区的抗反射层；

刻蚀所述抗反射层，以去除预设厚度的所述抗反射层。

优选的，所述预设厚度为所述抗反射层厚度的20％～80％，包括端点值。

优选的，所述抗反射层为氮氧化硅。

优选的，采用等离子体刻蚀工艺刻蚀预设厚度的所述抗反射层，刻蚀气体为CHF₃和CF₄。

优选的，所述边缘区域为所述半导体基底的边缘至所述半导体基底内部距离该边缘1mm～10mm的区域，包括端点值。

优选的，所述提供半导体基底，包括：

提供衬底；

在所述衬底上形成第一堆叠层，所述第一堆叠层包括多层交错堆叠的氧化硅层和氮化硅层；

在所述第一堆叠层上形成不定形碳薄膜，形成所述半导体基底。

优选的，所述形成半导体器件，包括：

在所述抗反射层上形成第二掩膜，所述第二掩膜的开口暴露所述抗反射层；

刻蚀所述抗反射层、所述不定形碳薄膜、所述第一堆叠层和部分所述衬底，形成沟槽。

一种半导体器件，采用上述方法得到的半导体器件。

与现有技术相比，本发明的有益效果为：