[发明专利]三维存储器及其形成方法

说明书

一种三维存储器及其形成方法，其中，三维存储器包括：衬底，所述衬底包括相邻的器件区和连接区；位于所述器件区和连接区衬底上的多个分立的叠层结构，所述叠层结构包括多层重叠的栅极；位于相邻叠层结构之间的器件区衬底上的隔离层；位于所述连接区衬底上的连接结构，所述连接结构连接相邻的叠层结构，所述连接结构包括多层重叠的电连接层，各层电连接层两端分别连接相邻叠层结构中位于同一层的栅极；分别位于各层栅极表面的若干插塞，各插塞与所接触的栅极、与所接触栅极位于同一层的栅极、以及与所接触栅极位于同一层的电连接层电连接。所述形成方法能够减少插塞的数量，简化工艺，减小存储器的体积，提高芯片的空间利用率。

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种三维存储器及其形成方法。

背景技术

近年来，闪存(flash memory)存储器的发展尤为迅速。闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的位密度(bit density)，同时减少位成本(bit cost)，提出了一种三维与非门(3DNAND)的闪存存储器。

三维与非门(3D NAND)的闪存存储器是将多个栅极层层叠设置于基板上，且竖直沟道贯穿多个所述栅极层。底层的栅极层用做底层选择管，多个中间栅极层用做存储管，顶层的栅极层用做顶层选择管。彼此相邻的顶层选择管通过字线连接，用做器件的行选择线。彼此相邻的竖直沟道通过位线连接，用做器件的列选择线。

然而，现有的三维与非门的闪存存储单元的制造工艺复杂，且体积较大，会降低芯片的空间利用率。

发明内容

本发明解决的问题是提供一种三维存储器及其形成方法，能够简化工艺，减小存储器的体积，提高芯片的空间利用率。

为解决上述问题，本发明提供一种三维存储器，包括：衬底，所述衬底包括相邻的器件区和连接区；位于所述器件区和连接区衬底上的多个分立的叠层结构，所述叠层结构包括多层重叠的栅极；位于相邻叠层结构之间的器件区衬底上的隔离层；位于所述连接区衬底上的连接结构，所述连接结构连接相邻的叠层结构，所述连接结构包括多层重叠的电连接层，各层电连接层两端分别连接相邻叠层结构中位于同一层的栅极；分别位于各层栅极表面的若干插塞，各插塞与所接触的栅极、与所接触栅极位于同一层的栅极、以及与所接触栅极位于同一层的电连接层电连接。

可选的，所述电连接层与所述栅极的材料相同。

可选的，所述电连接层与所述栅极的材料为钨、铝或铜。

可选的，所述叠层结构还包括：位于相邻栅极之间的第一绝缘层；所述连接结构还包括：位于相邻电连接层之间的第二绝缘层。

可选的，所述第一绝缘层和第二绝缘层的材料为氧化硅。

可选的，所述衬底还包括沟道区，所述沟道区与所述连接区或器件区相邻；所述叠层结构还延伸至所述沟道区衬底上；所述三维存储器还包括：位于所述沟道区衬底上的若干沟道插塞，所述沟道插塞贯穿所述叠层结构。

可选的，还包括：位于所述栅极与沟道插塞之间的栅介质层。

相应的，本发明还提供一种三维存储器的形成方法，包括：提供衬底，所述衬底包括相邻的器件区和连接区；在所述器件区和连接区衬底上形成多个分立的叠层结构和位于相邻叠层结构之间器件区衬底上的隔离层，所述叠层结构包括多层重叠的栅极；在所述连接区衬底上形成连接结构，所述连接结构连接相邻的叠层结构，所述连接结构包括多层重叠的电连接层，各层电连接层两端分别连接相邻叠层结构中位于同一层的栅极；在各层栅极表面形成若干插塞，各插塞与所接触的栅极、与所接触栅极位于同一层的栅极、以及与所接触栅极位于同一层的电连接层电连接。