[发明专利]半导体存储装置

说明书

本发明的实施方式提供一种能够提高写入的数据的可靠性的半导体存储装置。实施方式的半导体存储装置包含：第一及第二存储器单元；第一及第二选择晶体管，一端分别连接于第一及第二存储器单元；第一及第二位线，分别连接于第一及第二选择晶体管的另一端；及选择线，连接于第一及第二选择晶体管。写入动作包含第一及第二程序循环。在对字线施加编程脉冲的期间，对第一位线施加第一电压，对第二位线施加第二电压，对选择线施加第三电压。在对字线施加编程脉冲之前，对第二位线施加第二电压，对选择线施加第四电压。对选择线施加第四电压的长度为第二程序循环比第一程序循环长。

相关申请案

本申请案享有以日本专利申请案2017-1237号(申请日：2017年1月6日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

作为半导体存储装置众所周知有NAND(与非)型闪速存储器。

发明内容

本发明的实施方式提供一种能够提高数据的可靠性的半导体存储装置。

实施方式的半导体存储装置包含：第一及第二存储器单元；第一及第二选择晶体管，一端分别连接于第一及第二存储器单元的一端；第一及第二位线，分别连接于第一及第二选择晶体管的另一端；字线，连接于第一及第二存储器单元的栅极；及第一选择栅极线，连接于第一及第二选择晶体管的栅极。写入动作包含第一程序循环及继第一程序循环之后的第二程序循环。第一及第二程序循环包含对第一字线施加编程脉冲的编程动作及验证动作。在编程动作中，在对字线施加编程脉冲的期间，对第一位线施加第一电压，对第二位线施加比第一电压高的第二电压，对第一选择栅极线施加比第二电压高的第三电压，在对字线施加编程脉冲之前，对第二位线施加第二电压，对第一选择栅极线施加比第三电压高的第四电压。对第一选择栅极线施加第四电压的长度为第二程序循环比第一程序循环长。

附图说明

图1是第一实施方式的半导体存储装置的方框图。

图2是第一实施方式的半导体存储装置所具备的存储器单元阵列的电路图。

图3是第一实施方式的半导体存储装置所具备的存储器单元的阈值分布。

图4是第一实施方式的半导体存储装置所具备的存储器单元阵列的剖视图。

图5是第一实施方式的半导体存储装置所具备的传感放大器模块的电路图。

图6是第一实施方式的半导体存储装置中的写入动作的流程图。

图7是第一实施方式的半导体存储装置中的写入动作的波形图。

图8是第一实施方式的半导体存储装置中的写入动作的波形图。

图9是第二实施方式的半导体存储装置中的写入动作的流程图。

图10是第二实施方式的半导体存储装置中的写入动作的波形图。

图11是第三实施方式的半导体存储装置中的写入动作的流程图。

图12是第四实施方式的半导体存储装置中的写入动作的流程图。

图13是第五实施方式的半导体存储装置中的写入动作的流程图。

图14是第六实施方式的半导体存储装置中的写入动作的波形图。

具体实施方式

以下，参照附图对实施方式进行说明。附图是示意性的图。各实施方式是例示用以使实施方式的技术性思想具体化的装置或方法的实施方式。