[发明专利]漏连接半超结氮化镓基垂直型异质结功率器件

权利要求书

1.一种漏连接半超结氮化镓基垂直型异质结功率器件，包括：衬底(1)、漂移层(3)、孔径层(5)、左右两个对称的电流阻挡层(6)、沟道层(8)、势垒层(9)和肖特基漏极(15)，衬底(1)的上部外延有漂移层(3)，势垒层(9)上的两侧淀积有两个源极(14)，两个源极(14)下方通过离子注入形成两个注入区(13)，源极之间的势垒层上外延有帽层(10)，帽层(10)两侧刻有两个台阶(11)，帽层上面淀积有栅极(12)，两个对称的电流阻挡层(6)之间形成孔径(7)，其特征在于：

所述衬底(1)与漂移层(3)，均采用相同掺杂浓度的n型GaN材料；衬底(1)与漂移层(3)的两侧，有两个采用p型GaN材料的柱形结构，即两个P柱(2)；

所述P柱(2)，其p型杂质的掺杂浓度与漂移层(3)相同，该P柱(2)和漂移层(3)的上部与电流阻挡层(6)和孔径层(5)的下部之间设有辅助层(4)；

所述肖特基漏极(15)，位于衬底(1)与P柱(2)的下面，其与P柱之间的接触表现为欧姆接触特性，而与衬底(1)之间的接触表现为肖特基特性。

2.根据权利要求1所述的器件，其特征在于肖特基漏极(15)采用功函数大于4.5eV的高功函数金属，且与P柱(2)连接。

3.根据权利要求1所述的器件，其特征在于衬底(1)的厚度u为4～20μm。

4.根据权利要求1所述的器件，其特征在于漂移层(3)的厚度H_N为1～30μm，宽度W_N为1～10μm。

5.根据权利要求1所述的器件，其特征在于每个P柱(2)的宽度W_P为0.5～5μm，厚度H_P为漂移层(3)与衬底(1)的厚度总和。

6.根据权利要求1所述的器件，其特征在于衬底(1)、P柱(2)、漂移层(3)三者采用相同的掺杂浓度，掺杂浓度范围为5×10¹⁵～5×10¹⁷cm^-3。

7.根据权利要求1所述的器件，其特征在于辅助层(4)采用n型GaN材料，其掺杂浓度为1×10¹⁵～1×10¹⁷cm^-3，厚度L为15～40μm。

8.一种制作漏连接半超结氮化镓基垂直型异质结功率器件的方法，包括如下过程：

A.制作衬底(1)：

A1)采用掺杂浓度为5×10¹⁵～5×10¹⁷cm^-3、厚度为4～20μm、宽度为2～20μm的n型GaN做衬底层；

A2)在衬底层上制作一次掩模，并利用该掩模在衬底层内两侧位置注入p型杂质，以形成平均掺杂浓度为5×10¹⁵～5×10¹⁷cm^-3的两个p型掺杂区，每个p型掺杂区的厚度与衬底层厚度相同，宽度W_P为0.5～5μm，未进行p型掺杂的衬底层形成衬底(1)，衬底(1)的宽度为1～10μm，厚度u为4～20μm；

B.制作P柱(2)和厚度为H_N的漂移层(3)；

B1)在衬底(1)和步骤A2)获得的两个p型掺杂区上第一次外延一层厚度为H₁、掺杂浓度为5×10¹⁵～5×10¹⁷cm^-3的n型GaN材料；

B2)在步骤B1)外延的n型GaN材料上制作掩模，利用该掩模在该层n型GaN材料内的两侧位置注入p型杂质，以形成平均掺杂浓度为5×10¹⁵～5×10¹⁷cm^-3的两个p型掺杂的第一区，该两个p型掺杂的第一区厚度为H_P1，宽度为W_P，H₁＝H_P1；

B3)在步骤B1)外延的n型GaN材料上部和两个第一区上第二次外延一层厚度为H₂、掺杂浓度为5×10¹⁵～5×10¹⁷cm^-3的n型GaN材料；

B4)在步骤B3)外延的n型GaN材料上制作掩模，利用该掩模在该层n型GaN材料内的两侧位置注入p型杂质，以形成平均掺杂浓度为5×10¹⁵～5×10¹⁷cm^-3的两个p型掺杂的第二区，该两个p型掺杂的第二区厚度为H_P2，宽度为W_P，H₂＝H_P2；

B5)在步骤B3)外延的n型GaN材料上部和两个第二区上第三次外延一层厚度为H₃、掺杂浓度为5×10¹⁵～5×10¹⁷cm^-3的n型GaN材料；

B6)在步骤B5)外延的n型GaN材料上制作掩模，利用该掩模在该层n型GaN材料内的两侧位置注入p型杂质，以形成平均掺杂浓度为5×10¹⁵～5×10¹⁷cm^-3的两个p型掺杂的第三区，该两个p型掺杂的第三区厚度为H_P3，宽度为W_P，H₃＝H_P3；

B7)依次类推，在第m-1次外延的n型GaN材料上部和两个第m-1区上第m次外延一层厚度为H_m、掺杂浓度为5×10¹⁵～5×10¹⁷cm^-3的n型GaN材料；

B8)在第m次外延的n型GaN材料上制作掩模，利用该掩模在该层n型GaN材料内的两侧位置注入p型杂质，以形成平均掺杂浓度为5×10¹⁵～5×10¹⁷cm^-3的两个p型掺杂的第m区，该两个p型掺杂的第m区厚度为H_Pm，宽度为W_P，H_m＝H_Pm，H_P1至H_Pm的值均在1～10μm之间，m为大于零的整数并根据实际制作工艺决定；

所述步骤B1)至B8)所有外延的GaN材料中未进行p型掺杂的部分形成整体的漂移层(3)，该漂移层(3)的厚度H_N满足：H_N＝H_P1+H_P2+…+H_Pm，其取值为1～30μm；漂移层(3)的宽度W_N与衬底(1)的宽度相同；

所述步骤A中的两个p型掺杂区和步骤B中的两个第一区、第二区至第m区构成两个对称的P柱(2)，每个P柱(2)的厚度H_P满足：H_P＝H_N+u，P柱(2)的宽度为W_P；

C.在漂移层(3)和两个P柱(2)的上部外延n型GaN半导体材料，形成厚度L为15～40μm、掺杂浓度为1×10¹⁵～1×10¹⁷cm^-3的辅助层(4)；

D.在辅助层(4)的上部外延n型GaN半导体材料，形成厚度为0.5～2μm、掺杂浓度为1×10¹⁶～1×10¹⁸cm^-3的孔径层(5)；

E.在孔径层(5)上制作掩模，利用该掩模在孔径层内的两侧位置注入剂量为1×10¹⁵～1×10¹⁶cm^-2的p型杂质，以制作厚度与孔径层厚度相同、宽度a为0.5～8μm的电流阻挡层(6)，两个对称的电流阻挡层(6)之间形成孔径(7)；

F.在两个电流阻挡层(6)和它们之间的孔径(7)上部外延GaN半导体材料，形成厚度为0.04～0.2μm的沟道层(8)；

G.在沟道层(8)上部外延GaN基宽禁带半导体材料，形成厚度为5～50nm的势垒层(9)；

H.在势垒层(9)的上部外延材p⁺型GaN半导体料，形成厚度为0.02～0.25μm的帽层(10)；

I.在帽层(10)上制作掩模，利用该掩模在帽层内的左右两侧进行刻蚀，刻蚀至势垒层(9)上表面为止，以形成台阶(11)，两个台阶之间的帽层(10)与两个电流阻挡层(6)之间均存在水平方向上的交叠，交叠长度大于0μm；

J.在帽层(10)上部以及未被帽层(10)覆盖的势垒层(9)上部制作掩模，利用该掩模在帽层上淀积金属，以制作栅极(12)；

K.在栅极(12)上部以及未被帽层(10)覆盖的势垒层(9)上部制作掩模，利用该掩模在两边未被帽层覆盖的势垒层内注入剂量为1×10¹⁵～1×10¹⁶cm^-2的n型杂质，以制作注入区(13)，其中，两个注入区的深度均大于势垒层厚度，且小于沟道层与势垒层两者的总厚度；

L.在两个注入区(13)上部、栅极(12)上部以及未被帽层(10)覆盖的势垒层(9)上部制作掩模，利用该掩模在两个注入区上部淀积金属，以制作源极(14)；

M.在衬底(1)的背面和两个P柱(2)的背面淀积金属，以制作肖特基漏极(15)，完成整个器件的制作，该肖特基漏极应选择功函数大于4.5eV的高功函数金属实现，肖特基漏极与P柱之间的接触表现为欧姆接触特性，而与衬底(1)之间的接触表现为肖特基特性。