[发明专利]具有擦除元件的单层多晶硅非易失性存储单元结构

说明书

本发明公开了一种单层多晶硅非易失性存储单元结构，包含一硅覆绝缘衬底，包含一硅基底、一埋入氧化层及一半导体层；一第一氧化物定义区域及一第二氧化物定义区域，位于所述半导体层；一绝缘区域，位于所述半导体层，隔离所述第一氧化物定义区域与所述第二氧化物定义区域；一P型金氧半选择晶体管，设于所述第一氧化物定义区域；一P型金氧半浮置栅极晶体管，设于所述第一氧化物定义区域，并串接所述P型金氧半选择晶体管，所述P型金氧半浮置栅极晶体管包含一浮置栅极，位于所述第一氧化物定义区域上；以及一浮置栅极延伸，由所述浮置栅极连续延伸至所述第二氧化物定义区域，并与所述第二氧化物定义区域电容耦合。

技术领域

本发明涉及非易失性存储器(nonvolatile memory)技术领域，特别是涉及一种具有擦除元件(erase device)且设于硅覆绝缘(SOI)衬底上的单层多晶硅非易失性存储单元结构。

背景技术

单层多晶硅非易失性存储器乃周知技艺。图1例示一单层多晶硅非易失性存储单元的布局示意图。如图1所示，单层多晶硅非易失性存储单元10包含两个串接在一起的P型金氧半晶体管12及14。P型金氧半晶体管12包含一选择栅极22、一P⁺源极掺杂区32，及一P⁺漏极/源极掺杂区34。P型金氧半晶体管14包含一浮置栅极24、P⁺漏极/源极掺杂区34，及一P⁺漏极掺杂区36。串接在一起的P型金氧半晶体管12及14共享P⁺漏极/源极掺杂区34。上述单层多晶硅非易失性存储单元10的优点是可以完全与CMOS逻辑工艺兼容。

操作时，P型金氧半晶体管12的选择栅极22耦合至一选择栅极电压V_SG，P⁺源极掺杂区32经由一源极线接触件耦合至一源极线电压V_SL，P⁺漏极/源极掺杂区34及P型金氧半晶体管14的浮置栅极24为电性上浮置，而P型金氧半晶体管14的P⁺漏极掺杂区36则是经由一位线接触件耦合至位线电压V_BL。在写入模式下，电子被注入并贮存在浮置栅极24中。上述存储器结构可以在低电压条件下操作。

由于单层多晶硅非易失性存储器能与CMOS逻辑工艺兼容，因此被广泛应用在许多领域，例如嵌入式存储器、混合信号电路或微控制器(如系统单芯片)等等的嵌入式非易失性存储器。

目前的趋势是将非易失性存储器越做越小。随着非易失性存储器越做越小，可期待存储器的单位元成本(cost per bit)也会降低。然而，过去的非易失性存储单元的微缩能力受限于离子注入输出/输入离子阱(I/O ion well)的规则，其中植入基底存储矩阵区中的输出/输入离子阱的接面深度深于浅沟绝缘结构(STI)的深度。

发明内容

本发明的主要目的在提供一改良的单层多晶硅非易失性存储单元结构，特征是具有一擦除元件且形成在一硅覆绝缘衬底上，以解决背景技术的不足与缺点。

本发明的主要目的在提供一改良的单层多晶硅可多次写入(MTP)非易失性存储单元，其具有更小的存储单元尺寸。

根据本发明一实施例，提供一种单层多晶硅非易失性存储单元结构，包含一硅覆绝缘(SOI)衬底，包含一硅基底、一埋入氧化层及一半导体层；一第一氧化物定义区域及一第二氧化物定义区域，位于所述半导体层；一绝缘区域，位于所述半导体层，所述绝缘区域隔离所述第一氧化物定义区域与所述第二氧化物定义区域；一P型金氧半选择晶体管，设于所述第一氧化物定义区域；一P型金氧半浮置栅极晶体管，设于所述第一氧化物定义区域，并串接所述P型金氧半选择晶体管，其中所述P型金氧半浮置栅极晶体管包含一浮置栅极，位于所述第一氧化物定义区域上；以及一浮置栅极延伸，由所述浮置栅极连续地延伸至所述第二氧化物定义区域，并与所述第二氧化物定义区域电容耦合。