[发明专利]内连线结构及其制作方法

说明书

本发明公开一种内连线结构及其制作方法，该内连线结构包含有一介电层；一导体，埋设在该介电层中，其中该导体的一上表面与该介电层的一上表面齐平；一钴金属盖层，位于该导体的上表面上；以及一氮掺杂钴金属层，位于该钴金属盖层上。

技术领域

本发明涉及一种半导体制作工艺技术，特别是涉及一种改良的内连线结构及其制作方法。

背景技术

在半导体芯片中，形成在介电层中的内连线结构担负着传递信号的角色。形成在半导体基底上的电子元件，例如，晶体管或存储器等，都需要经由内连线结构才能与外部连结。

目前，半导体芯片中的内连线结构大多已采用铜制作工艺，或者所谓的铜镶嵌(copper damascene)制作工艺来制作。由于铜易扩散的特性，故需另以阻障层(barrier)将其包围，以提升内连线结构的可靠度。

例如，在完成铜镶嵌制作工艺后，通常会继续在铜表面上形成一钴金属盖层，例如，利用溅镀方式，然后，再沉积一蚀刻停止层。然而，所述钴金属盖层虽与铜有很好的接合，却与蚀刻停止层的接合性不佳，因此仍会有可靠性问题。

发明内容

本发明的主要目的在于提供一种改良的内连线结构及其制作方法，以解决上述现有技术的不足与缺点。

根据本发明一实施例，提供一种内连线结构，包含有一介电层；一导体，埋设在该介电层中，其中该导体的一上表面与该介电层的一上表面齐平；一钴金属盖层，位于该导体的上表面上；以及一氮掺杂钴金属层，位于该钴金属盖层上，其中该氮掺杂钴金属层在其厚度上具有一梯度掺质浓度分布。

根据本发明另一实施例，提供一种内连线结构，包含有一介电层；一导体，埋设在该介电层中，其中该导体的一上表面与该介电层的一上表面齐平；一钴金属盖层，位于该导体的上表面上；以及一氮掺杂钴金属层，位于该钴金属盖层上，其中该氮掺杂钴金属层在其厚度上具有一均匀的掺质浓度分布。

本发明另一方面提供一种制作内连线结构的方法。首先提供一基底，其上形成有一介电层及一埋设在该介电层中的导体，其中该导体的一上表面与该介电层的一上表面齐平。接着于该导体的上表面沉积一钴金属盖层。再进行一表面处理制作工艺，将氮注入该钴金属盖层，如此形成一氮掺杂钴金属层。

为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合所附的附图，作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明用，并非用来对本发明加以限制者。

附图说明

图1至图6为本发明一实施例所绘示的内连线结构的制作方法的剖面示意图；

图7为氮掺杂钴金属层在其厚度上具有一梯度掺质(氮)浓度分布的示意图；

图8为氮掺杂钴金属层在其厚度上具有一均匀掺质(氮)浓度分布的示意图。

主要元件符号说明

10 基底

12 介电层

12a 上表面

120 导体

120a 上表面

121 阻障层

20 钴金属盖层

210 氮掺杂钴金属层

30 表面处理制作工艺

40 蚀刻停止层

42 介电层

410 沟槽结构

411 导线沟槽

412 导孔沟槽