[发明专利]定时差测量

说明书

本文中公开了一种用于测量第一信号与第二信号之间的定时差的电流模式电路，该电路包括：尾节点，其被配置成在测量操作期间根据第一信号来接收电流脉冲；第一节点和第二节点，第一节点和第二节点能够沿着相应的第一路径和第二路径导电地连接到所述尾节点；导向电路，其被配置成在测量操作期间基于第二信号来控制尾节点与第一节点和第二节点之间的这样的连接，以便根据所述第一信号与第二信号之间的定时差而引导电流脉冲，使得电流脉冲的第一部分沿着第一路径传递并且电流脉冲的第二部分沿着第二路径传递；以及信号输出单元，其被配置成基于第一部分和第二部分中之一或两者来输出指示所述定时差的测量值的测量结果信号。

技术领域

本发明涉及用于测量信号之间的定时差的电路，例如，用在锁相回路或锁相环(PLL)电路的相位检测器/比较器中的电路。

背景技术

图1是示例PLL电路1的示意图。PLL电路1包括参考时钟(REFCLK)源2、相位比较器4、电荷泵6、环路滤波器8、电压控制振荡器(VCO)10、时钟控制电路12和分配器(divider)14。

电荷泵6被连接成由相位比较器4的输出来控制。电荷泵6的输出在通过环路滤波器8滤波之后控制VCO 10。VCO 10将一个或更多个时钟信号(在图1的情况下，为四个时钟信号)输出到时钟控制电路12。从VCO 10输出的一个或更多个时钟信号(VCOCLK)还经由分配器14、作为时钟信号VCODIV反馈到相位比较器，相位比较器还接收来自参考时钟源2的输入。因此，如根据通常的PLL理论已知的，PLL电路1用于将由VCO 10输出的一个或更多个时钟信号锁定成与参考时钟信号REFCLK相位对准，其中，时钟信号REFCLK与VCOCLK之间的频率上的一些差异取决于在分配器14中设置的分配比。

虽然典型的VCO电路输出单个时钟信号，但是如上所述的那样，VCO 10被显示为输出四个时钟信号。这是为了指示PLL电路1(以及实际上本发明的实施方式)对EP2211468的模数转换器(ADC)电路和EP2849345的数模转换器(DAC)电路的适用性，EP2211468的全部内容通过引用并入本文中，并且EP2849345的全部内容也通过引用并入本文中。根据EP2211468的图9至图13会明显的是，ADC电路基于包括具有相对相位0°、90°、180°和270°的四个时间交替的、基本上为正弦的时钟信号的正交(4相)时钟信号来进行操作。EP2849345的DAC电路也是如此，参见例如该文献的图15B。因此，图1的时钟控制电路12作为示例被显示为ADC或DAC，并且该示例将在此继续作为运行示例，应当理解，时钟控制电路12可以是能够基于一个或更多个时钟信号操作的任何电路。

现在聚焦于图1的相位比较器(相位检测器)4，图2给出了其输入时钟信号，即作为从VCO 10经由分配器14反馈的时钟信号的时钟信号VCODIV以及参考时钟信号REFCLK的信号图。

通常，诸如PLL电路1的PLL电路的任务是维持时钟信号VCODIV与参考时钟信号REFCLK之间的关系，使得在馈送到时钟控制电路12的时钟信号VCOCLK与参考时钟信号REFCLK之间也存在(需求的或目标)关系。

例如，可以通过控制由分配器14施加的分配系数或者通过控制PLL电路1中的一些其它元件(例如，其自身的相位比较器)来设置该需求的关系。因此，相位比较器(相位检测器)4的工作可以被概括为产生要沿着通向VCO 10的路径馈送的输出信号，以使得如图2所示的那样对于每1个周期的参考时钟信号REFCLK出现期望的X个周期的时钟信号VCODIV。顺便提及，尽管在图2中示出时钟信号VCODIV，但是同样可以示出时钟信号VCO本身或从其导出的时钟信号，其中，相应地调整值X。为此，在下文中一般将这样的信号表示为VCO。

考虑到值X可能具有整数部分和小数部分两者，挑战在于使PLL电路1尽可能准确地维持这样的整数和小数关系以输出预期的VCO时钟频率(即，实现目标锁定状态)。当然，这会影响时钟控制电路12的操作。