[发明专利]半导体器件

说明书

本申请是国际申请号为PCT/JP2012/062772、申请日为2012年5月18日、国家申请号为201280070697.9、发明名称为“半导体器件及其制造方法”的专利申请的分案申请。

技术领域

本发明涉及半导体器件及其制造方法，例如，能够适合用于具有MISFET的半导体器件及其制造方法。

背景技术

在衬底上隔着栅极绝缘膜而形成栅电极，并在衬底上形成源极-漏极区域，由此形成MISFET。

另外，还有一种在衬底上使源极-漏极用的外延层生长来形成MISFET的技术。

在日本特开2000-277745号公报(专利文献1)中，公开了一种关于使用了SOI衬底的双栅极MOSFET的技术。

在日本特开2007-165665号公报(专利文献2)中，在Si衬底上形成有p沟道型MISFET。而且，还公开了一种在p沟道型MISFET的成为源极及漏极的区域内形成槽、并在该槽内通过外延生长法埋入SiGe层的技术。

现有技术文献

专利文献

专利文献1：日本特开2000-277745号公报

专利文献2：日本特开2007-165665号公报

发明内容

当在衬底上形成源极-漏极用的半导体层时，对于使用例如外延生长法等形成有MISFET的半导体器件，也期望尽可能地使性能提高。或者，期望使半导体器件的可靠性提高。或者，期望同时实现该双方。

其他课题和新的特征可以从本说明书的记述及附图得以明确。

根据一实施方式，半导体器件在衬底上形成有源极-漏极用的半导体层，且栅电极的栅长方向上的端部搭在所述半导体层上。

另外，根据一实施方式，关于半导体器件的制造方法，在衬底上形成了虚拟栅极之后，在所述衬底上通过例如外延法形成源极-漏极形成用的半导体层，然后，在所述虚拟栅极的侧壁上形成侧壁膜。然后，在以覆盖所述虚拟栅极的方式在所述衬底上形成绝缘膜之后，使所述虚拟栅极的上表面露出。接着，在除去所述虚拟栅极及所述侧壁膜而形成的槽内，隔着栅极绝缘膜形成栅电极。

发明效果

根据一实施方式，能够使半导体器件的性能提高。或者，能够使半导体器件的可靠性提高。或者能够同时实现该双方。

附图说明

图1是实施方式1的半导体器件的主要部分剖视图。

图2是实施方式1的半导体器件的主要部分剖视图。

图3是表示实施方式1的半导体器件的制造工序的工序流程图。

图4是表示实施方式1的半导体器件的制造工序的工序流程图。

图5是实施方式1的半导体器件的制造工序中的主要部分剖视图。

图6是接着图5的半导体器件的制造工序中的主要部分剖视图。

图7是接着图6的半导体器件的制造工序中的主要部分剖视图。

图8是接着图7的半导体器件的制造工序中的主要部分剖视图。

图9是接着图8的半导体器件的制造工序中的主要部分剖视图。

图10是接着图9的半导体器件的制造工序中的主要部分剖视图。

图11是接着图10的半导体器件的制造工序中的主要部分剖视图。

图12是接着图11的半导体器件的制造工序中的主要部分剖视图。

图13是接着图12的半导体器件的制造工序中的主要部分剖视图。

图14是接着图13的半导体器件的制造工序中的主要部分剖视图。

图15是接着图14的半导体器件的制造工序中的主要部分剖视图。

图16是接着图15的半导体器件的制造工序中的主要部分剖视图。

图17是接着图16的半导体器件的制造工序中的主要部分剖视图。

图18是接着图17的半导体器件的制造工序中的主要部分剖视图。

图19是接着图18的半导体器件的制造工序中的主要部分剖视图。

图20是接着图19的半导体器件的制造工序中的主要部分剖视图。

图21是接着图19的半导体器件的制造工序中的主要部分剖视图。

图22是接着图21的半导体器件的制造工序中的主要部分剖视图。

图23是接着图22的半导体器件的制造工序中的主要部分剖视图。

图24是接着图20及图23的半导体器件的制造工序中的主要部分剖视图。

图25是接着图24的半导体器件的制造工序中的主要部分剖视图。