[发明专利]一种基于模型压缩的递归神经网络加速器的硬件架构

权利要求书

1.一种基于模型压缩的递归神经网络加速器的硬件装置，其特征在于，硬件架构包括：

(11)矩阵乘加单元MAT-VEC，用于实现神经网络中主要的矩阵向量乘法运算，该单元内含多个乘加单元簇MVU/CMVU，每个乘加单元簇用于处理递归神经网络中的一个矩阵向量乘法；

(12)多个非线性计算单元Sigmoid/Tanh，用于实现神经网络中的非线性函数；

(13)多个双端片上静态随机存储器，其中有两个存储中间状态的存储器HRAM0和HRAM1组成乒乓存储结构，其余还包括另外一个状态存储器CRAM和由多个参数存储单元组成的参数存储单元块WRAMs用于存储递归神经网络的模型参数；

(14)控制单元，用于产生相关控制信号及控制数据流的流动；

其中，所述的乘加单元簇MVU/CMVU包括：

(21)多个乘加单元块B-PE，每个乘加单元块内包含多个基本乘加单元PE，不同基本乘加单元的输出在乘加单元块内求和作为乘加单元块的输出，多个基本乘加单元的求和可以根据需要插入流水线；

(22)如(21)所述基本乘加单元，用于实现多个数之间的基本乘加运算，不同的量化方法对应于不同的基本乘加单元结构；

(23)对于循环矩阵向量乘法，通过循环矩阵向量乘法重组方法，使其可以与普通的矩阵向量乘法共享相同的硬件架构，不同在于每个乘加单元簇中需额外包含与乘加单元块个数相同的移位单元用于实现额外的移位操作，将用于实现循环矩阵向量乘法的乘加单元簇定义为CMVU，而普通乘加单元簇定义为MVU。

2.根据权利要求1所述的基于模型压缩的递归神经网络加速器的硬件装置，其特征在于，整个递归神经网络加速器的并行度由乘加单元簇、乘加单元块和基本乘加单元的个数共同决定。