[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，方法包括：提供包括NMOS区域的基底；在基底上形成栅极结构；在栅极结构两侧基底内形成N区凹槽；在N区凹槽内形成N区掺杂外延层，N区掺杂外延层为第一N型掺杂外延层和第二N型掺杂外延层构成的叠层结构，第一N型掺杂外延层为掺杂有N型离子的第一外延层，第二N型掺杂外延层为掺杂有N型离子的第二外延层，第二外延层的禁带宽度小于第一外延层的禁带宽度；在N区掺杂外延层上形成层间介质层；在层间介质层内形成露出N区掺杂外延层的第一接触开口；在第一接触开口内形成第一接触孔插塞。本发明通过掺杂有N型离子的第二外延层以降低肖特基势垒高度，并提高N区掺杂外延层的N型离子浓度，从而减小接触电阻。

技术领域

本发明涉及半导体领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。

为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与基底的导通是通过互连结构实现的。互连结构包括互连线和形成于接触开口内的接触孔插塞。接触孔插塞与半导体器件相连接，互连线实现接触孔插塞之间的连接，从而构成电路。

晶体管结构内的接触孔插塞包括位于栅极结构表面的接触孔插塞，用于实现栅极结构与外部电路的连接；以及位于源漏掺杂区表面的接触孔插塞，用于实现晶体管源区或漏区与外部电路的连接。

由于器件关键尺寸的不断变小，所述接触孔插塞与源漏掺杂区的接触区面积也不断减小，接触区面积的减小相应导致接触电阻的增加，从而导致器件驱动电流的减小，进而导致半导体器件的性能退化。因此，为了减小接触电阻以提高驱动电流，目前主要采用的方式为：在待形成接触孔插塞的位置相对应的基底表面形成金属硅化物层，以减小接触区的接触电阻。

但是，采用金属硅化物层技术后，所形成半导体结构的电学性能仍有待提高。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的电学性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括用于形成N型器件的NMOS区域；在所述基底上形成栅极结构；在所述NMOS区域栅极结构两侧的基底内形成N区凹槽；在所述N区凹槽内形成N区掺杂外延层，所述N区掺杂外延层为第一N型掺杂外延层和第二N型掺杂外延层构成的叠层结构，其中，所述第一N型掺杂外延层为掺杂有N型离子的第一外延层，所述第二N型掺杂外延层为掺杂有N型离子的第二外延层，所述第二外延层的禁带宽度小于所述第一外延层的禁带宽度；在所述N区掺杂外延层上形成层间介质层；在所述NMOS区域的层间介质层内形成露出所述N区掺杂外延层的第一接触开口；在所述第一接触开口内形成与所述N区掺杂外延层电连接的第一接触孔插塞。

相应的，本发明还提供一种半导体结构，包括：基底，所述基底包括具有N型器件的NMOS区域；栅极结构，位于所述基底上；位于所述NMOS区域栅极结构两侧基底内的N区掺杂外延层，所述N区掺杂外延层为第一N型掺杂外延层和第二N型掺杂外延层构成的叠层结构，其中，所述第一N型掺杂外延层为掺杂有N型离子的第一外延层，所述第二N型掺杂外延层为掺杂有N型离子的第二外延层，所述第二外延层的禁带宽度小于所述第一外延层的禁带宽度；层间介质层，位于所述N区掺杂外延层上；第一接触孔插塞，贯穿所述NMOS区域的层间介质层且与所述N区掺杂外延层电连接。

与现有技术相比，本发明的技术方案具有以下优点：