[发明专利]适用神经网络处理器的自动化设计方法、装置及优化方法

说明书

本发明提出一种适用神经网络处理器的自动化设计方法、装置及优化方法，该方法包括获取神经网络模型拓扑结构配置文件与硬件资源约束文件，其中硬件资源约束文件包括目标电路面积开销、目标电路功耗开销及目标电路工作频率；根据神经网络模型拓扑结构配置文件与硬件资源约束文件生成神经网络处理器硬件架构，并生成硬件架构描述文件；根据所述神经网络模型拓扑结构、硬件资源约束文件及硬件架构描述文件优化数据调度、存储及计算方式，生成对应的控制描述文件；根据硬件架构描述文件、控制描述文件从已构建的神经网络可复用单元库查找符合设计要求的单元库、生成相对应的控制逻辑并生成对应的硬件电路描述语言，将硬件电路描述语言转化为硬件电路。

技术领域

本发明涉及神经网络处理器体系结构技术领域，特别涉及适用神经网络处理器的自动化设计方法、装置及优化方法。

背景技术

随着人工智能领域相关技术的飞速发展，深度学习作为计算机科学与生命科学的跨学科产物，在解决高级抽象认知问题上具有出色的表现，因此成为了学术界和工业界的研究热点。为了提高神经网络的计算性能同时适应更复杂的应用问题，神经网络的规模在不断扩大，计算量、数据量及运算能耗也随之增加。寻找高性能低能耗的神经网络计算方法及设备成为研究人员的关注热点

目前利用深度神经网络进行实时任务分析大多依靠大规模高性能处理器或通用图形处理器，这些设备成本高功耗大，面向便携式智能设备应用时，存在电路规模大、能量消耗高和产品价格昂贵等一系列问题，因此，针对嵌入式设备及小型低成本数据中心等应用领域中高能效实时处理的应用，采用专用神经网络处理器加速而不是软件的方式进行神经网络模型计算成为一种更有效的解决方案，然而神经网络模型的拓扑结构及参数设计会根据不同的应用场景而改变，另外神经网络模型的发展更迭速度很快，提供一种可以面向各种应用场景并覆盖各种神经网络模型的通用高效神经网络处理器非常困难，这为高层应用开发者针对不同应用需求设计硬件加速解决方案带来了极大不变。

目前现有的神经网络硬件加速技术包括专用集成电路(Application SpecificIntegrated Circuit，ASIC)芯片和现场可编程门阵列(Field Programmable Gate Array，FPGA)两种方式，在同等工艺条件下，ASIC芯片运行速度快且功耗低，但设计流程复杂、投片周期长、开发成本高，无法适应神经网络模型快速更新的特点；FPGA具有电路配置灵活、开发周期短的特点，但运行速度相对低，硬件开销及功耗相对较大，无论采用上述哪种硬件加速技术，均需要神经网络模型及算法开发人员在了解网络拓扑和数据流模式的同时掌握硬件开发技术，包括处理器架构设计、硬件代码编写、仿真验证及布局布线等环节，这些技术对专注于研究神经网络模型及结构设计、而不具备硬件设计能力的高层应用开发人员而言开发难度较高，因此，为了使高层开发者高效地进行神经网络技术应用开发，提供一种面向多种神经网络模型的神经网络处理器自动化设计方法及工具是非常迫切的。

为缩短神经网络处理器的设计周期、提高神经网络处理器的工作性能并满足上层应用开发者的神经网络运行需求，本发明提供一款适用神经网络处理器的自动设计工具，该工具可将神经网络模型映射为神经网络专用处理器，并根据该处理器结构优化数据计算及调度方式、生成相对应的控制流指令，实现了神经网络硬件加速器的硬件及软件自动化协同设计。

发明内容

针对现有技术的不足，本发明提出适用神经网络处理器的自动化设计方法、装置及优化方法。

本发明提出一种适用神经网络处理器的自动化设计方法，包括：

步骤1，获取神经网络模型拓扑结构配置文件与硬件资源约束文件，其中所述硬件资源约束文件包括目标电路面积开销、目标电路功耗开销及目标电路工作频率；

步骤2，根据所述神经网络模型拓扑结构配置文件与所述硬件资源约束文件生成神经网络处理器硬件架构，并生成硬件架构描述文件；