[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，方法包括：提供基底，包括用于形成鳍式场效应晶体管的第一区域以及用于形成隔离结构的第二区域；刻蚀基底，形成衬底以及位于第一区域衬底上分立的鳍部，与第二区域相邻的鳍部为第一鳍部，剩余鳍部为第二鳍部，沿平行于衬底表面且垂直于鳍部延伸方向上，第一鳍部和第二鳍部的宽度尺寸不同；在鳍部露出的衬底上形成隔离膜，隔离膜覆盖鳍部的侧壁；形成隔离膜后，对第一鳍部和第二鳍部中宽度尺寸更大的鳍部进行防穿通离子注入工艺；回刻蚀部分厚度的隔离膜，剩余隔离膜作为隔离结构。本发明在改善短沟道效应的同时，提高半导体结构的载流子迁移率，从而提高所形成半导体结构的电学性能。

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET场效应管的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。

因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅极至少可以从两侧对超薄体(鳍部)进行控制，相比平面MOSFET器件，栅极对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有的集成电路制造具有更好的兼容性。

但是，现有技术半导体结构的电学性能有待提高。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，提高所形成半导体结构的电学性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一区域和第二区域，所述第一区域用于形成鳍式场效应晶体管，所述第二区域用于形成鳍式场效应晶体管之间的隔离结构；刻蚀所述基底，形成衬底以及位于所述第一区域衬底上分立的鳍部，与所述第二区域相邻的鳍部为第一鳍部，剩余所述鳍部为第二鳍部，其中，沿平行于所述衬底表面且垂直于所述鳍部延伸方向上，所述第一鳍部和第二鳍部的宽度尺寸不同；在所述鳍部露出的衬底上形成隔离膜，所述隔离膜覆盖所述鳍部的侧壁，且所述隔离膜顶部高于所述鳍部顶部；形成所述隔离膜后，对所述第一鳍部和第二鳍部中宽度尺寸更大的鳍部进行防穿通离子注入工艺，形成防穿通掺杂离子区；形成所述防穿通掺杂离子区后，回刻蚀部分厚度的所述隔离膜，剩余所述隔离膜作为隔离结构，所述隔离结构覆盖所述鳍部的部分侧壁，且所述隔离结构顶部低于所述鳍部顶部。

相应的，本发明还提供一种半导体结构，包括：衬底，所述衬底包括第一区域和第二区域，所述第一区域用于形成鳍式场效应晶体管，所述第二区域用于形成位于所述鳍式场效应晶体管之间的隔离结构；鳍部，位于所述第一区域衬底上，与所述第二区域相邻的鳍部为第一鳍部，剩余所述鳍部为第二鳍部，其中，沿平行于所述衬底表面且垂直于所述鳍部延伸方向上，所述第一鳍部和第二鳍部的宽度尺寸不同；防穿通掺杂离子区，位于所述第一鳍部和第二鳍部中宽度尺寸更大的鳍部内；隔离结构，位于所述鳍部露出的衬底上，所述隔离结构覆盖所述鳍部的部分侧壁，且所述隔离结构顶部低于所述鳍部顶部。

与现有技术相比，本发明的技术方案具有以下优点：