[发明专利]基于FPGA上微处理器的可重构无线MAC层结构

权利要求书

1.一种基于FPGA上微处理器的可重构无线介质访问控制层，包括：微处理器系统A、主机通信接口引擎B、流式处理引擎C、物理层接口引擎D；所述微处理器系统A包括微处理器A1、总线A2、存储器A3和在微处理器上运行的代码A4；所述主机通信接口引擎B包括下行数据模块B1、上行数据模块B2、可编程输入输出PIO模块B3和中断生成模块B4；所述流式处理引擎C包括发送端子系统C1和接收端子系统C2；所述物理层接口引擎D包括多个加速器模块；所述主机通信接口引擎B通过与总线相连，与主机进行通信；所述微处理器系统A连接主机通信接口引擎B和流式处理引擎C，对整个系统进行核心控制；所述物理层接口引擎D上接流式处理引擎C，下接物理层；从主机通信接口引擎B到物理层接口引擎D，构成一套从主机的高级协议层到物理层之间的、实现了介质访问控制逻辑的双向数据通路；

所述微处理器系统A中，所述微处理器A1用于对整个系统进行控制；所述总线A2用于微处理器和存储器及其他模块之间的互联，为处理器提供操作其他模块的标准接口；所述存储器A3包括主存储器和帧缓存；所述主存储器用于存储微处理器运行的程序以及数据；所述帧缓存用于存储发送或接收过程中的帧数据；所述微处理器A1对帧数据进行访问、编辑或生成帧数据；所述在微处理器上运行的代码A4包含核心的控制逻辑，包括状态转换逻辑和事件驱动的逻辑，用于控制整个微处理器系统的工作，并且通过总线控制外部模块的可配置逻辑；

所述主机通信接口引擎B中，所述下行数据模块B1用于控制从主机产生的发送帧数据，将主机发送的描述符提供给微处理器A1，并通过总线直接存储访问DMA方式将帧数据传输到帧缓存，同时将下行数据的处理情况以描述符的形式回传给主机；所述上行数据模块B2用于将接收到的描述符和帧数据进行上行传输操作，将数据回传到主机进行控制；所述可编程输入输出PIO模块B3为主机提供寄存器接口，为所述微处理器A提供内存映射的寄存器访问，用于主机对无线介质访问控制层进行参数配置和状态反馈，提供给微处理器A；所述中断生成模块B4用于在主机上产生中断，以告知主机对无线介质访问控制层的事件进行处理；

所述流式处理引擎C用于处理发送和接收的帧数据；所述流式处理引擎C中每个子系统由一个或多个模块组成，分别与所述总线A2和所述物理层接口引擎D相连；所述发送端子系统C1至少包括校验和添加模块，用于在每一帧结尾添加CRC校验和；所述接收端子系统C2至少包括校验和检验模块，用于检验收到帧数据的CRC校验和；

所述物理层接口引擎D用于在物理层和流式处理引擎C之间传递帧数据信息。

2.如权利要求1所述可重构无线介质访问控制层，其特征是，所述总线A2为微处理器A1提供的外设访问方式包括内存映射输入输出MMIO方式和直接存储访问DMA方式。

3.如权利要求1所述可重构无线介质访问控制层，其特征是，所述流式处理引擎C中每个子系统的多个模块通过先入先出队列FIFO方式进行连接；通过先入先出队列FIFO方式连接所述总线A2和所述物理层接口引擎D。

4.如权利要求1所述可重构无线介质访问控制层，其特征是，所述发送端子系统C1中的校验和添加模块根据所述微处理器A1提供的帧长度信息和帧数据进行操作，在读取一帧的全部数据后将帧数据输出给下一个模块并将CRC校验和附在帧数据结尾；所述接收端子系统C2中的校验和检验模块根据所述物理层接口引擎D提供的帧长度信息和帧数据进行操作，读取帧数据和结尾的CRC校验和信息，验证校验和的正确性，供微处理器A1访问，并将数据输出到下一个模块。

5.如权利要求1所述可重构无线介质访问控制层，其特征是，所述发送端子系统C1中在校验和添加模块之前添加加密模块，用于帧数据加密；与之对应，所述接收端子系统C2中在校验和检验模块之后添加解密模块，用于帧数据解密。

6.如权利要求1所述可重构无线介质访问控制层，其特征是，所述物理层接口引擎D中的加速器模块包括无线介质访问控制时序控制模块；所述时序控制模块包括随机回退子模块和时隙子模块，用于根据物理层测定的信道状况控制无线介质访问控制帧发送的时机、添加随机回退和时隙。