[发明专利]半导体工艺方法

说明书

技术领域

本公开实施例涉及形成半导体装置的隔离区域的结构及方法，且于特定实施例中涉及形成鳍式场效晶体管(fin field effect transistors，简称FinFET)的浅沟槽隔离(shallow trench isolation，简称STI)区的结构及方法。

背景技术

半导体工业因电子元件(例如晶体管、二极管、电阻及电容等等)集成密度的持续改进已经历快速成长。此集成密度的改进大部分是来自不断地降低最小特征尺寸而来，而可允许更多元件被集成于给定区域。

随着晶体管尺寸下降，每一特征的尺寸也随之下降。其中一种特征为用于主动区域之间以隔绝两半导体装置的STI，而另一特征为栅结构间的层间介电层(inter-layer dielectric，简称ILD)。降低特征尺寸通常会增加深宽比，这是因为开口的宽度减少，但深度通常与以前相同。用于填充较低深宽比开口(例如基板中的STI或栅结构间的ILD)的技术可能对于由技术改进造成的高深宽比(如8:1或更高)开口有着较差的填充结果。

改进填充的选择之一为关于使用可流动的介电材料。如其名，可流动的介电材料可流动以填补间隙中的空洞。通常来说，加入数种化学物质于含硅的前驱物中以让沉积后的膜可流动。于沉积可流动膜后固化之，随后退火以去除添加的化学物质进而形成介电层(例如氧化硅)。可流动膜通常于高温(例如大于1000℃)固化及退火以得到所欲的机械性质。在一些制造过程中因例如设计限制，于低温下(例如介于300℃及700℃之间)固化及退火可流动膜。当固化于如此低温时，可流动膜的机械性质(例如湿蚀刻速率(wet etch rate，简称WER))变差(例如有较快的湿蚀刻速率)，且当以后续工艺(如湿蚀刻工艺)凹蚀可流动膜时，可能会发生碟型化。

发明内容

本公开实施例包括一种半导体工艺方法，包含形成包含N型掺质的第一介电层于第一鳍之上，第一鳍延伸于一基板的第一区域之上，形成包括P型掺质的第二介电层于第一鳍及第二鳍之上，第二鳍延伸于基板的第二区域之上，第二介电层位于第一介电层上，及形成隔离层，介于相邻的第一鳍之间，以及介于相邻的第二鳍之间。此方法更加包括以第一掺质进行第一注入工艺，注入工艺改变隔离层的蚀刻速率，以及凹蚀隔离层、第一介电层及第二介电层，其中在凹蚀之后，第一鳍及第二鳍延伸于隔离层的上表面之上。

本公开实施例亦包括一种形成FinFET装置的方法，包括形成PSG膜于基板的第一区域中的第一鳍上，形成BSG膜于PSG膜及基板的第二区域中的第二鳍上，形成介电层于基板中的第一区域及第二区域中及接邻第一鳍及第二鳍，及注入掺质于介电层中，其中注入降低介电层的蚀刻速率。

本公开实施例亦包括一种半导体结构包括第一上鳍，于基板的PMOS区域中的第一长条半导体之上，第二上鳍，于基板的NMOS区域中的第二长条半导体之上，及多个STI区，于每一第一鳍及第二鳍的相反侧，其中第一上鳍延伸于接近第一上鳍的第一STI区域的第一上表面之上，其中第二上鳍延伸于接近第二上鳍的第二STI区域的第二上表面之上。半导体结构也包括第一介电膜，介于第一STI区域及第一长条半导体之间，以及介于第二STI区域及第二长条半导体之间，第一介电膜与第二长条半导体接触，以及一第二介电膜，介于第一长条半导体及第一介电层之间，第二介电层与第一长条半导体接触。

附图说明

以下将配合所附附图详述本公开的各面向。

图1至图11是根据一些实施例绘示的鳍式场效晶体管于各种制造阶段中的剖面图。

图12至图19是根据其他实施例绘示的鳍式场效晶体管于各种制造阶段中的剖面图。

图20是根据一些实施例绘示以本公开的方法所形成的半导体装置中掺质浓度的模拟结果。

图21为根据本公开的一些实施例绘示的一种半导体制造方法的流程图。

其中，附图标记说明如下：

100～半导体基板

101～第一区域

103～第二区域

110～基板

113～沟槽

120、120A、120B～鳍式半导体

120A’、120B’～上鳍

121A、121B～长条半导体

122、122A、122B～垫氧化层

123～虚线

124、124A、124B～垫氮化层

124A_t、124B_t～上表面

126～凹槽