[发明专利]半导体装置的形成方法

说明书

本申请公开一种半导体装置的形成方法，该方法包括：接收具有图案层的集成电路布局。图案层包含主要布局图案。主要布局图案其沿着第一方向的尺寸W1大于晶圆测量工具的关键尺寸的测量上限。此方法亦包括以掩模公司工具新增多个辅助布局图案至图案层中。辅助布局图案包括一对关键尺寸的辅助布局图案，且关键尺寸的辅助布局图案沿着第一方向位于主要布局图案的两侧上。关键尺寸的辅助布局图案其沿着第一方向的尺寸W2实质上相同，且与主要布局图案相距的尺寸D1实质上相同。尺寸W2与D1均大于光微影制程的印刷分辨率，且小于或等于晶圆测量工具的关键尺寸的测量上限。

技术领域

本公开实施例关于半导体制程，且更特别关于在形成半导体时测量大的主要图案的关键尺寸。

背景技术

半导体集成电路产业已经历快速成长。集成电路材料与设计的技术进展，使每一代的集成电路比前一代的集成电路具有更小且更复杂的电路。尺寸缩小的制程通常有利于增加产能与降低相关成本。缩小的尺寸亦会增加形成集成电路的制程复杂度。

举例来说，相同芯片上通常具有小结构与大结构。以互补式金氧半影像感测器为例，其逻辑区可包含几十纳米的小晶体管结构，而其感测区可包含几十微米的大感光区或大阻光区。以生物芯片为例，其具有接收大DNA样品的开口或窗口，亦具有纳米尺寸的电路结构组成的制程电路。在形成这些芯片时，测量电路结构(大结构与小结构)的关键尺寸相当具有挑战性，因为一般的关键尺寸测量工具(如晶圆测量工具)在测量大结构与小结构时，无法均具有可接受的准确度。举例来说，许多晶圆测量工具会先设定欲测量的目标其关键尺寸的上限，而无法确保此关键尺寸上限以外的测量准确度。此上限可能只有几微米或更小。此外即使符合上限，也仅能保证测量准确度至几％(如1％)。对大到10微米的的电路结构而言，关键尺寸测量的不准确度(或误差)可能达到100nm或更多，这对关键尺寸只有几十纳米的相邻电路结构来说无法接受。上述关键尺寸的测量误差大，将难以在形成集成电路时维持大结构与小结构之间的空间关系。

综上所述，此领域仍需改良。

发明内容

本公开一实施例提供的半导体装置的形成方法，包括：接收具有图案层的集成电路布局，其中图案层包含主要布局图案，且主要布局图案其沿着第一方向的尺寸W1大于晶圆测量工具的关键尺寸的测量上限；以及以掩模公司工具新增多个辅助布局图案至图案层中，其中辅助布局图案包括一对关键尺寸的辅助布局图案，且关键尺寸的辅助布局图案沿着第一方向位于主要布局图案的两侧上，其中关键尺寸的辅助布局图案其沿着第一方向的尺寸W2实质上相同，且与主要布局图案相距的尺寸D1实质上相同，其中尺寸W2与D1均大于光微影制程的印刷分辨率，且小于或等于晶圆测量工具的关键尺寸的测量上限。

附图说明

图1是本公开一实施例中，集成电路的制作系统与相关集成电路的形成流程的简化方框图。

图2A是一些实施例中，集成电路布局中的主要图案。

图2B与2C分别为一些实施例中，图2A的集成电路布局的主要图案与多个辅助图案。

图2D是一些实施例中，集成电路设计布局中的另一主要图案与多个辅助图案。

图2E是一些实施例中，具有多个主要图案与多个辅助图案的集成电路设计布局。

图3是对晶圆进行的微影制程，且其采用本公开实施例的掩模。

图4A与4B是一些实施例中，图3的晶圆于显影光致抗蚀剂图案之前与之后的剖视图。

图4C是一些实施例中，具有光致抗蚀剂图案的图3的晶圆其上视图。

图5是本公开多种实施例中，将辅助图案添加于集成电路布局的方法的高阶流程图，其有利于测量晶圆上的主要图案的关键尺寸。

图6是用以实施本公开一或多个实施例的电脑系统。