[发明专利]高压半导体介质耐压终端

说明书

本发明提供一种高压半导体介质耐压终端，包括高掺杂半导体材料层、形成于高掺杂半导体材料层上的外延层、外延层顶部部分区域处理后形成的有源器件区，在有源器件区的一侧开设有第一深槽，第一深槽垂直穿过外延层，进入到高掺杂半导体材料层，在第一深槽内的侧壁上形成有第一介质绝缘层，且在第一深槽内填充形成有半绝缘层；在外延层上垂直开设有进入到高掺杂半导体材料层的第二深槽，根据第二深槽与所述有源器件区的位置关系以及第二深槽的横向宽度与外延层的关联性，对高压半导体介质耐压终端进行设计，从而提高高压半导体介质耐压终端的耐压性能。

技术领域

本发明属于半导体器件和集成电路领域，具体涉及一种高压半导体介质耐压终端。

背景技术

目前多子导电的高压硅功率半导体器件，其承受耐压的漂移区击穿电压和导通电阻的优化设计是互相影响和相互矛盾的，获得高击穿电压一般就很难获得低的导通电阻，一般在300V以上的高压半导体硅器件中，很大一部分导通电阻都由该器件高压漂移区占据，这种情况随着工作电压的增加也越来越严重，这就是非调制型功率器件最著名的击穿电压2.5次方与漂移区导通电阻成正比的硅理论限制。

为了降低高压情况下非调制型功率器件漂移区导通电阻，针对传统的器件元胞结构提出了一些在保持击穿电压不变条件下降低导通电阻的方法和器件元胞结构，我们也提出了一种新型电荷平衡不敏感器件元胞结构来解决高压与低导通电阻的矛盾(见中国专利，CN201610131447.1，一种半导体元胞结构和功率半导体器件)。然而，若将现有的终端结构与该种元胞结构相结合，则存在耐压性能较差的问题。

发明内容

本发明提供一种高压半导体介质耐压终端，以解决目前电荷平衡不敏感半导体器件终端存在的耐压性能较差的问题。

根据本发明实施例的第一方面，提供一种高压半导体介质耐压终端，包括高掺杂半导体材料层、形成于所述高掺杂半导体材料层上的外延层、所述外延层顶部部分区域处理后形成的有源器件区，在所述有源器件区的一侧开设有第一深槽，所述第一深槽垂直穿过所述外延层，进入到所述高掺杂半导体材料层，在所述第一深槽内的侧壁上形成有第一介质绝缘层，且在所述第一深槽内填充形成有半绝缘层；

在所述外延层上垂直开设有进入到所述高掺杂半导体材料层的第二深槽，根据所述第二深槽与所述有源器件区的位置关系以及所述第二深槽的横向宽度与所述外延层的关联性，对所述高压半导体介质耐压终端进行设计，从而提高所述高压半导体介质耐压终端的耐压性能。

在一种可选的实现方式中，若所述第二深槽开设在所述有源器件区的另一侧，则在所述第二深槽内的侧壁上形成第一介质绝缘层后，再填充形成有第二介质绝缘层，所述电极与所述有源器件区电连接；

若所述第二深槽未开设在所述有源器件区的另一侧，则在所述有源器件区的另一侧开设有第三深槽，所述第三深槽垂直穿过所述外延层，进入到所述高掺杂半导体材料层，在所述第三深槽内的侧壁上形成有第一介质绝缘层，且在所述第三深槽内填充形成有半绝缘层；在所述第三深槽与所述第二深槽之间的外延层上形成有PN结耐压区，所述PN结耐压区的横向宽度小于所述有源器件区的横向宽度，所述第二深槽内填充形成有第二介质绝缘层，所述电极与所述有源器件区、半绝缘层和PN结耐压区电连接。

在另一种可选的实现方式中，所述第二深槽的横向宽度大于或者等于所述外延层垂直长度的0.1倍。

在另一种可选的实现方式中，所述第一深槽和第三深槽进入到所述高掺杂半导体材料层内的第一深度大于或者等于0且相等，所述第二深槽进入到所述高掺杂半导体材料层的第二深度与所述第一深度的差值大于或者等于所述外延层垂直长度的-0.1倍。

在另一种可选的实现方式中，若所述第二深槽开设在所述有源器件区的另一侧，则所述第二深槽在侧壁上形成第一介质绝缘层后，再在侧壁和底部形成半绝缘层，此后填充形成所述第二介质绝缘层，所述电极还与所述半绝缘层电连接。