[发明专利]基于FinFET器件的同或/异或门电路

说明书

技术领域

本发明涉及一种同或/异或门电路，尤其是涉及一种基于FinFET器件的同或/异或门电路。

背景技术

随着晶体管尺寸的不断缩小，受短沟道效应和当前制造工艺的限制，普通的CMOS晶体管尺寸降低的空间极度缩小。当普通CMOS晶体管的尺寸缩小到20nm以下时，器件的漏电流会急剧加大，造成较大的电路漏功耗。并且，电路短沟道效应变得更加明显，器件变得相当不稳定，极大的限制了电路性能的提高。FinFET管(鳍式场效晶体管，Fin Field-Effect Transistor)是一种新的互补式金氧半导体(CMOS)晶体管为一种新型的3D晶体管，FinFET管的沟道采用零掺杂或是低掺杂，沟道被栅三面包围。这种特殊的三维立体结构，增强了栅对沟道的控制力度，极大的抑制了短沟道效应，抑制了器件的漏电流。FinFET管具有功耗低，面积小的优点，逐渐成为接替普通CMOS器件，延续摩尔定律的优良器件之一。

同或/异或门电路是一种广泛应用的逻辑单元，提高同或/异或门电路的性能和降低同或/异或门电路的功耗变得尤为重要。随着应用需求的日益提高，数字系统对速度和功耗要求不断提高。

现有的一种基于FinFET器件同栅结构互补对称逻辑的同或/异或门电路的电路如图1所示。该同或/异或门电路包括十个FinFET管(M1、M2、M3、M4、M5、M6、M7、M8、M9和M10)和两个反相器(T1和T2)，先通过八个FinFET管(M1、M2、M3、M4、M5、M6、M7和M8)构成的互补对称逻辑产生异或信号，再由两个FinFET管(M9和M10)构成的反相器产生同或信号。虽然该同或/异或门电路静态功耗且电平质量高，但是其需要的FinFET管数量较大，势必会造成版图面积增大，同时，由于其输入信号有四种状态(A、B、)，需要配备两个反相器(T1和T2)配合输入信号A和B来得到其他两种状态的输入信号和由此必然会增加关键跳变节点，导致电路漏功耗和时延的增加。

发明内容

本发明所要解决的技术问题是提供一种电路面积、延时、功耗和功耗延时积均较小的基于FinFET器件的同或/异或门电路。

本发明解决上述技术问题所采用的技术方案为：一种基于FinFET器件的同或/异或门电路，包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管和第六FinFET管，所述的第一FinFET管为高阈值P型FinFET管，所述的第四FinFET管和所述的第五FinFET管分别为低阈值P型FinFET管，所述的第二FinFET管和所述的第三FinFET管分别为低阈值N型FinFET管，所述的第六FinFET管为高阈值N型FinFET管；所述的第一FinFET管的源极接入电源，所述的第一FinFET管的背栅、所述的第二FinFET管的源极、所述的第三FinFET管的前栅、所述的第三FinFET管的背栅、所述的第四FinFET管的前栅、所述的第四FinFET管的背栅、所述的第五FinFET管的源极和所述的第六FinFET管的背栅连接且其连接端为所述的同或/异或门电路的第一输入端，所述的第一FinFET管的前栅、所述的第二FinFET管的前栅、所述的第二FinFET管的背栅、所述的第三FinFET管的漏极、所述的第五FinFET管的前栅、所述的第五FinFET管的背栅、所述的第四FinFET管的漏极和所述的第六FinFET管的前栅连接且其连接端为所述的同或/异或门电路的第二输入端，所述的第一FinFET管的漏极、所述的第二FinFET管的漏极和所述的第三FinFET管的源极连接且其连接端为所述的同或/异或门电路的同或逻辑值输出端，所述的第四FinFET管的源极、所述的第五FinFET管的漏极和所述的第六FinFET管的漏极连接且其连接端为所述的同或/异或门电路的异或逻辑值输出端，所述的第六FinFET管的源极接地。

所述的第二FinFET管和所述的第三FinFET管的阈值电压均为0.1-0.4V，所述的第六FinFET管阈值电压均为0.6-0.7V。该电路中，高阈值N型FinFET管阈值电压和低阈值N型FinFET管的配合，使电路工作在高阈值状态时，虽然速度稍微变慢，但是漏功耗会大大降低，性能显著提高。

所述的第一FinFET管的阈值电压为0.47-0.84V，所述的第四FinFET管和所述的第五FinFET管的阈值电压均为0.17-0.22V；