[发明专利]用于使用分布式触发电路保护免于静电放电的设备

说明书

本申请涉及用于使用分布式触发电路保护免于静电放电的设备。设备在位于掩埋隔离层上的半导体薄膜中及其上制造，该掩埋隔离层自身位于半导体阱的顶部上。该设备包括：第一端子和第二端子；至少一个模块，包括至少一个MOS晶体管，该至少一个MOS晶体管在该第一端子与该第二端子之间连接，并且使其栅极区域、其衬底或本体和该阱电耦合；至少一个阻容式电路，被配置成用于当静电放电发生在该第一端子或该第二端子上时使该MOS晶体管导通，该至少一个阻容式电路与该晶体管的源极区域、栅极区域或漏极区域中的至少一者具有公共部分并且包括电容元件和电阻元件，该电容元件的第一电极包括该电阻元件并且该电容元件的第二电极包括该半导体薄膜的至少一部分。

技术领域

本发明的各种实施例涉及电子设备，并且特别是被设计成用于保护集成部件免于静电放电(或根据本领域技术人员众所周知的首字母缩写ESD)的电子设备。

背景技术

在微电子领域，静电放电通常导致能够或多或少在一个或多个部件的两个端子之间强烈流动的电流尖峰，该电流尖峰与该部件的端子两端的电压相关联，并且可能会损害此部件或这些部件。

一种用于保护免于静电放电的设备旨在尽可能多的吸收此电流尖峰，以便避免此电流在部件内流动，同时降低其端子两端的电位降以便与要保护的部件相兼容。

存在若干种解决方案用于设计一种用于保护免于静电放电的设备。例如，可以使用与触发电路相关联的混合MOS晶体管(如在申请PCT/EP2011/050740中所描述的)。

例如，此触发电路可以是耦合至MOS晶体管的控制电极的阻容式电路。

在体衬底晶体管技术中，阻容式电路可以包括：MOS晶体管的漏极-栅极电容和漏极-衬底电容、以及在MOS晶体管的外部的耦合在地面与衬底和MOS晶体管的栅极所共有的端子之间的电阻器。对晶体管的本征电容的使用有利地允许位置增益。

然而，在SOI(绝缘体上硅(Silicon-On-Insulator))类型的衬底上制造的晶体管中，这些电容被大大降低并且由此不足以用作阻容式触发电路的电容器。

一方面，由于较小的漏极-衬底接触表面区域，因此大大降低了漏极-衬底电容，并且另一方面，由于在外延区域(进一步从栅极区域)上形成的漏极接触，因此也降低了漏极-栅极电容。

由此，当静电放电发生在绝缘体上硅类型的衬底上制造的MOS晶体管上时，晶体管的端子两端的电压显著增加，并且仅当其端子两端的电压达到非常高的值(例如7伏特)时，晶体管借助于漏-源电容变得导通。

当达到7伏特电压时，晶体管变得导通，这同时引起晶体管的端子两端的电压降以及流过它的电流的增加。这种现象根据术语‘回跳’被本领域技术人员熟知。

因此，有利的是，限制这种影响，以便使MOS晶体管针对较低的电压进行触发，并且由此与所要保护的负载相兼容。

发明内容

由此，提供了一种用于保护免于在绝缘体上硅类型的衬底上发生静电放电的设备，该设备包括阻容式触发电路，该阻容式触发电路占据减少的表面区域，并允许触发具有大大衰减的‘回跳’(或者甚至没有回跳影响)的晶体管。根据一方面，提供了一种用于保护免于静电放电的设备，该设备在位于掩埋隔离层上的半导体薄膜中及其上制造，该掩埋隔离层自身位于半导体阱的顶部上，并且该设备包括第一端子和第二端子。

该设备还包括至少一个模块，该至少一个模块包括至少一个MOS晶体管，该至少一个MOS晶体管在该第一端子与该第二端子之间连接并使其栅极区域、其衬底(或本体)和该阱电耦合。

该模块还包括至少一个阻容式电路，该至少一个阻容式电路被配置成用于当静电放电发生在该第一端子或该第二端子上时使该MOS晶体管导通。