[发明专利]共享接触孔短路缺陷的测试结构、制备方法和测试方法

说明书

本发明提供了一种共享接触孔短路缺陷的测试结构、制备方法和测试方法，测试结构具有第一导电类型晶体管；第一导电类型晶体管包括：有源区、位于有源区上设置的第一栅极和第二栅极、第二栅极的一端的底部不设置有源区；位于第一栅极上的第一栅源共享接触孔和位于第二栅极的一端上的第二栅源共享接触孔；第一栅源共享接触孔连接第一栅极一端和有源区；第二栅源共享接触孔仅连接第二栅极的一端，第二栅源共享接触孔的底部不连接有源区。利用本发明的测试结构能够很直观地判断出第二栅源共享接触孔是否发生短路，有利于进行后续工艺窗口的平度、工艺和机台的监控。

技术领域

本发明涉及半导体制造技术领域，具体涉及一种共享接触孔短路缺陷的测试结构及测试方法。

背景技术

随着集成电路工艺的发展，半导体工艺尺寸越来越小，也越来越复杂。很多工艺整合的工艺窗口越来越小，如接触孔与多晶硅的短路问题，其受到对准精度以及接触孔和多晶硅关键尺寸等的影响，是28nm以下研发工艺的难点问题之一。

如图1至5所示，其中，图1为晶圆良率测试示意图，图2为现有的栅源共享接触孔与栅极产生短路的扫描电子显微镜图片，图3为现有的栅源共享接触孔与栅极结构正常的扫描电子显微镜图片，图4为正常的SRAM结构的电子束扫描影像示意图，图5为栅源共享接触孔与栅极产生短路的SRAM结构的电子束扫描影像示意图。图2中所示的产品遭受晶圆边缘的单独位(Single Bit,SB)失效严重的问题，其物理失败分析(Physical FailureAnalysis，PFA)结果显示为栅源共享接触孔与多晶硅短路问题，如图2中虚线框所示。然而，针对这一电性失效问题，光学检查没有足够的精度进行在线监控，同时由于共享接触孔在常规SRAM结构中，其一端均会与多晶硅相连，当其另一端与另一根多晶硅短路时，不会有电位的变化，所以无法对其进行电性缺陷的监控，如图5所示。

发明内容

为了克服以上问题，本发明旨在提供一种共享接触孔短路缺陷的测试结构及测试方法，从而提升产品良率。

为了达到上述目的，本发明提供了一种栅源共享接触孔短路缺陷的测试结构，其具有第一导电类型晶体管；第一导电类型晶体管包括：有源区、位于有源区上设置的第一栅极和第二栅极、第二栅极的一端的底部不设置有源区；位于第一栅极上的第一栅源共享接触孔和位于第二栅极的所述一端上的第二栅源共享接触孔；第一栅源共享接触孔连接第一栅极一端和有源区；第二栅源共享接触孔仅连接第二栅极的所述一端，第二栅源共享接触孔的底部不连接有源区；其中，

当第一栅源共享接触孔呈导通状态时，第二栅源共享接触孔的正常状态为不导通，第二栅源共享接触孔的异常状态为导通。

优选地，第二栅源共享接触孔底部设置有隔离结构，第二栅源共享接触孔与隔离结构相接触且同时与第二栅极的所述一端相接触。

优选地，所述第二栅源共享接触孔底部设置的隔离结构为浅沟槽隔离结构。

优选地，第一栅极和第二栅极之间平行排布。

优选地，所述有源区包括N型深阱区和位于N型深阱区内的P型掺杂区，所述第一栅极设置于N型深阱区上，所述第一栅源共享接触孔设置于P型掺杂区和所述第一栅极上；或者所述有源区包括N型深阱区和位于N型深阱区内的N型掺杂区，所述第一栅极设置于N型深阱区上，所述第一栅源共享接触孔设置于N型掺杂区和所述第一栅极上；或者所述有源区包括P型深阱区和位于P型深阱区内的P型掺杂区，所述第一栅极设置于P型深阱区上，所述第一栅源共享接触孔设置于P型掺杂区和所述第一栅极上。