[发明专利]多次可程式闪存单元阵列及其操作方法、存储器件

说明书

本申请公开了一种多次可程式闪存单元阵列及其操作方法、存储设备，涉及闪存技术领域。该阵列包括m×n个多次可程式闪存单元；m≥1，n≥1，且m和n为整数；多次可程式闪存单元包括衬底以及位于衬底上的第一和第二选择晶体管、第一和第二浮栅晶体管；第一浮栅晶体管的源极连接至第一选择晶体管的漏极，第一浮栅晶体管的漏极连接至第二浮栅晶体管的漏极，第二浮栅晶体管的源极连接至第二选择晶体管的漏极，第j列多次可程式闪存单元中第一和第二浮栅晶体管的控制栅连接至第j条字线，其中1≤j≤m；其中，第一和第二选择晶体管的源极均连接至共源极线；第i行多次可程式闪存单元中第一浮栅晶体管的漏极连接至第i条位线，1≤i≤n。

技术领域

本申请涉及闪存技术领域，尤其涉及一种多次可程式闪存单元阵列及其操作方法、存储器件。

背景技术

MTE(Matured Technology Enhancement，成熟技术增强)可以实现更多的栅极密度，并且与逻辑工艺兼容，因此可以被用于存储器件工艺中以增加存储器件的密度。

现有的基于MTE的MTP(Multiple-Time Programmable，多次可程式)闪存单元阵列存在如下问题：当需要对某个浮栅晶体管进行编程操作时，与该浮栅晶体管处于同一页(page)或不同页的浮栅晶体管会存在编程干扰(program disturb)，从而影响存储器件的耐久度(endurance performance)等性能。

发明内容

本申请的一个目的在于提出一种多次可程式闪存单元阵列，能够减小编程干扰。

根据本申请的一方面，提供了一种多次可程式闪存单元阵列，包括：m×n个多次可程式闪存单元；其中，m≥1，n≥1，且m和n为整数；所述多次可程式闪存单元包括：衬底以及位于所述衬底上的第一选择晶体管、第二选择晶体管、第一浮栅晶体管和第二浮栅晶体管；其中，所述第一浮栅晶体管的源极连接至所述第一选择晶体管的漏极，所述第一浮栅晶体管的漏极连接至所述第二浮栅晶体管的漏极，所述第二浮栅晶体管的源极连接至所述第二选择晶体管的漏极，第j列多次可程式闪存单元中第一浮栅晶体管的控制栅和第二浮栅晶体管的控制栅连接至第j条字线，其中1≤j≤m；其中，所述第一选择晶体管的源极和所述第二选择晶体管的源极均连接至共源极线；第i行多次可程式闪存单元中第一浮栅晶体管的漏极连接至第i条位线，1≤i≤n。

在一个实施例中，所述第一浮栅晶体管的控制栅与其下方的浮栅不对齐；所述第二浮栅晶体管的控制栅与其下方的浮栅不对齐。

在一个实施例中，对第i行、第j列的多次可程式闪存单元中的第一浮栅晶体管进行编程操作的条件如下：第i条位线施加有电压-Vcc2；第i行、第j列的多次可程式闪存单元中的第一选择晶体管的栅极施加有电压Vcc1；第j条字线施加有0-VPP的电压；所述共源极线和所述衬底施加有电压Vcc2；其中，0VVcc1Vcc2VPP。

在一个实施例中，除第i条位线之外的其他位线施加有电压Vcc2；第j列中除第i行之外的其他多次可程式闪存单元中的第一选择晶体管的栅极施加有电压Vcc1。

在一个实施例中，第i行、第j列的多次可程式闪存单元中的第二选择晶体管的栅极施加有电压Vcc2。

在一个实施例中，除第i条位线之外的其他位线施加有电压Vcc2；第j列中除第i行之外的其他多次可程式闪存单元中的第二选择晶体管的栅极施加有电压Vcc2。

在一个实施例中，对第i行、第j列的多次可程式闪存单元中的第二浮栅晶体管进行编程操作的条件如下：第i条位线施加有电压-Vcc2；第i行、第j列的多次可程式闪存单元中的第二选择晶体管的栅极施加有电压Vcc1；第j条字线施加有0-VPP的电压；所述共源极线和所述衬底施加有电压Vcc2；其中，0VVcc1Vcc2VPP。

在一个实施例中，除第i条位线之外的其他位线施加有电压Vcc2；第j列中除第i行之外的其他多次可程式闪存单元中的第二选择晶体管的栅极施加有电压Vcc1。