[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，形成方法包括：提供衬底，包括相邻NMOS区域和PMOS区域；分别在NMOS区域和PMOS区域衬底上形成栅极结构；在栅极结构露出的衬底上形成多晶硅互连层；在PMOS区域栅极结构两侧衬底内形成P型源漏掺杂区；向PMOS区域多晶硅互连层内掺杂阻挡离子；向PMOS区域多晶硅互连层内掺杂阻挡离子后，在NMOS区域栅极结构两侧衬底内形成N型源漏掺杂区。本发明通过在PMOS区域多晶硅互连层内掺杂阻挡离子的方案，防止形成N型源漏掺杂区时N型离子通过所述多晶硅互连层扩散至PMOS区域内，从而提高所形成P型器件的器件速度。

技术领域

本发明涉及半导体领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体工艺技术的逐步发展，半导体器件的工艺尺寸也越来越小。

相应的，对于MOS器件而言，栅极结构尺寸、有源区(Active Area，AA)尺寸以及接触孔插塞(Contact，CT)尺寸也相应减小。因此在半导体结构的制备工艺中，通常在形成源漏掺杂区和栅极结构之后，通过多晶硅互连层(poly-interconnect)来形成栅极结构之间、或者源漏掺杂区之间的局部互连(local interconnect)，从而可以减少接触孔插塞的数量，进而可以缩小半导体器件的工艺尺寸。

但是，引入多晶硅互连层后，容易导致所形成半导体器件的电学性能下降。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，提高所形成半导体器件的电学性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括相邻的NMOS区域和PMOS区域；分别在所述NMOS区域和PMOS区域的衬底上形成栅极结构；在所述栅极结构露出的衬底上形成多晶硅互连层；在所述PMOS区域栅极结构两侧的衬底内形成P型源漏掺杂区；向所述PMOS区域的多晶硅互连层内掺杂阻挡离子；向所述PMOS区域的多晶硅互连层内掺杂阻挡离子后，在所述NMOS区域栅极结构两侧的衬底内形成N型源漏掺杂区。

可选的，所述多晶硅互连层的厚度为至

可选的，形成所述多晶硅互连层的步骤中，所述多晶硅互连层还位于所述栅极结构的侧壁上；形成所述多晶硅互连层的步骤包括：形成保形覆盖所述栅极结构和衬底的多晶硅膜；去除位于所述栅极结构顶部的所述多晶硅膜，保留位于所述栅极结构侧壁以及所述衬底上的多晶硅膜作为多晶硅互连层。

可选的，形成所述多晶硅互连层的步骤包括：形成保形覆盖所述栅极结构和衬底的多晶硅膜；去除位于所述栅极结构顶部的所述多晶硅膜，保留位于所述栅极结构侧壁以及所述衬底上的多晶硅膜作为多晶硅互连层。

可选的，在所述PMOS区域栅极结构两侧的衬底内形成P型源漏掺杂区的步骤包括：采用第一注入工艺，向所述PMOS区域栅极结构两侧的衬底内注入P型离子。

可选的，所述第一注入工艺的参数包括：注入离子为B离子，注入能量为15KeV至100KeV，注入剂量为1E13原子每平方厘米至5E15原子每平方厘米。

可选的，所述阻挡离子为C离子或Si离子。

可选的，向所述PMOS区域的多晶硅互连层内掺杂阻挡离子的步骤包括：采用第二注入工艺，向所述PMOS区域的多晶硅互连层内注入阻挡离子。

可选的，所述第二注入工艺的参数包括：注入离子为C离子，注入能量为3KeV至10KeV，注入剂量为1E14原子每平方厘米至1E16原子每平方厘米。