[发明专利]基于深度学习的目标检测算法的硬件架构及其执行方法

权利要求书

1.一种基于深度学习的目标检测算法的硬件架构，其特征在于：包括设置在FPGA上的输入缓存器、行缓存器、寄存器矩阵、卷积计算核、输出缓存器和全连接计算核；

所述输入缓存器用于缓存基于深度学习的目标检测算法的输入层的数据；

所述行缓存器包括k个存储单元，用于缓存k行输入缓存器的输出数据，其中，k为卷积计算核的大小；

所述寄存器矩阵包括k*k个寄存器，第一列k个寄存器分别与所述行缓存器的k个存储单元的输出端相连，相邻列寄存器相互连接；

所述卷积计算核用于根据每个时钟周期所述寄存器矩阵输出的k*k个寄存器数据进行卷积计算；

所述输出缓存器用于存储所述卷积计算核的输出结果；

所述全连接计算核用于将所述输出缓存器中卷积计算核计算得到的特征向量图与所述输入缓存器输入的系数矩阵相乘，以得到目标检测的最终结果；

所述行缓存器通过硬件连接线与所述输入缓存器连接；当多个卷积计算核并行计算时，所述行缓存器通过并行连接线与所述输入缓存器相连。

2.根据权利要求1所述的基于深度学习的目标检测算法的硬件架构，其特征在于：单个卷积计算核能够配置为多个小卷积计算核。

3.根据权利要求1所述的基于深度学习的目标检测算法的硬件架构，其特征在于：所述全连接计算核包含多个矩阵向量乘单元，能够配置为行计算计算核或列计算计算核。

4.根据权利要求1所述的基于深度学习的目标检测算法的硬件架构，其特征在于：所述全连接计算核包括多个全连接计算子核，每个全连接计算子核的输入为卷积计算核计算得到的或者其他全连接计算子核计算得到的特征向量图，输出为目标检测的最终结果或目标检测的中间结果。

5.一种基于深度学习的目标检测算法的硬件架构的执行方法，其特征在于：包括以下步骤：

设置在FPGA上的输入缓存器缓存基于深度学习的目标检测算法的输入层的数据；

设置在FPGA上的行缓存器基于k个存储单元缓存k行输入缓存器的输出数据，其中，k为卷积计算核的大小；

设置在FPGA上的寄存器矩阵基于k*k个寄存器寄存行缓存器输出的数据，其中，第一列k个寄存器分别与行缓存器的k个存储单元的输出端相连，相邻列寄存器相互连接；设置在FPGA上的卷积计算核根据每个时钟周期所述寄存器矩阵输出的k*k个寄存器数据进行卷积计算；

设置在FPGA上的输出缓存器存储卷积计算核的输出结果；

设置在FPGA上的全连接计算核将输出缓存器中卷积计算核计算得到的特征向量图与输入缓存器输入的系数矩阵相乘，以得到目标检测的最终结果；

所述行缓存器通过硬件连接线与所述输入缓存器连接；当多个卷积计算核并行计算时，所述行缓存器通过并行连接线与所述输入缓存器相连。

6.根据权利要求5所述的基于深度学习的目标检测算法的硬件架构的执行方法，其特征在于：单个卷积计算核能够配置为多个小卷积计算核。

7.根据权利要求5所述的基于深度学习的目标检测算法的硬件架构的执行方法，其特征在于：所述全连接计算核包含多个矩阵向量乘单元，能够配置为行计算计算核或列计算计算核。

8.根据权利要求5所述的基于深度学习的目标检测算法的硬件架构的执行方法，其特征在于：所述全连接计算核包括多个全连接计算子核，每个全连接计算子核的输入为卷积计算核计算得到的或者其他全连接计算子核计算得到的特征向量图，输出为目标检测的最终结果或目标检测的中间结果。