[发明专利]半导体结构的制造方法

说明书

本发明公开了一种半导体结构的制造方法。其中，该半导体结构的制造方法包括以下步骤：形成一底氧化层；形成一第一导体层于底氧化层上；形成一叠层于第一导体层上，叠层包括交错设置的多个第二导体层和多个绝缘层；形成一第一开口，具有一第一剖面宽度，第一开口穿过叠层及一部份的第一导体层；形成一第二开口，具有一第二剖面宽度，第二开口穿过第一开口下方的第一导电层并暴露出底氧化层，且第二剖面宽度小于第一剖面宽度；以及形成一存储层于第一开口的一侧壁上及填满于第二开口中。

技术领域

本发明内容是有关于一种半导体结构的制造方法，且特别是有关于一种用于存储器元件的半导体结构的制造方法。

背景技术

近来，由于对于更优异的存储器元件的需求已逐渐增加，已提供各种三维(3D)存储器元件，例如是具有多层叠层结构的单栅极垂直通道式(Single-Gate Vertical-Channel，SGVC)三维与非(NAND)存储器元件。此类三维存储器元件可达到更高的存储容量，具有更优异的电子特性，例如是具有良好的数据保存可靠性和操作速度。

在一种U型的SGVC 3D NAND存储器元件中，是使用一反转栅极(inversion gate)协助控制。在制造此一反转栅极的期间，可能会发生过刻蚀(over-etching)，且此存储器元件的结构可能会受到破坏。因此，改善存储器元件中反转栅极的形成方法是相当重要的。

发明内容

本发明内容是有关于一种半导体结构的制造方法。实施例中，半导体结构中，存储层形成于第一开口的侧壁上及填满于第一导体层中的第二开口中，使得通道层形成于第二开口上方，因此通道层的相当大的范围都可以经由第一导体层受到栅极的控制，而可以有效减小通道层不受栅极控制的高阻值区域，进而减少高阻值区域对于操作性能的不良影响。

根据本发明内容的一实施例，是提出一种半导体结构的制造方法。半导体结构的制造方法包括以下步骤：形成一底氧化层；形成一第一导体层于底氧化层上；形成一叠层于第一导体层上，叠层包括交错设置的多个第二导体层和多个绝缘层；形成一第一开口，具有一第一剖面宽度，第一开口穿过叠层及一部份的第一导体层；形成一第二开口，具有一第二剖面宽度，第二开口穿过第一开口下方的第一导电层并暴露出底氧化层，且第二剖面宽度小于第一剖面宽度；以及形成一存储层于第一开口的一侧壁上及填满于第二开口中。

根据本发明内容的另一实施例，是提出一种半导体结构的制造方法。半导体结构的制造方法包括以下步骤：形成一底氧化层；形成一第一导体层于底氧化层上；形成一叠层于第一导体层上，叠层包括交错设置的多个第二导体层和多个绝缘层；形成一第一开口，具有一第一剖面宽度，第一开口穿过叠层及一部份的第一导体层；形成一第二开口，具有一第二剖面宽度，第二开口穿过第一开口下方的第一导电层并暴露出底氧化层，且第二剖面宽度小于第一剖面宽度；对暴露于第二开口内的第一导体层进行一氧化工艺，以形成一氧化物填满于第二开口中；以及形成一存储层于第一开口的一侧壁上及氧化物上。

为了对本发明内容的上述及其他方面有更好的了解，下文特举优选实施例，并配合所附附图，作详细说明如下：

附图说明

图1A～图1G绘示依照本发明内容的一实施例的一种半导体结构的制造方法的示意图。

图2绘示依照本发明的另一实施例的一种半导体结构的制造方法的示意图。

图3A～图3G绘示依照本发明的再一实施例的一种半导体结构的制造方法的示意图。

【符号说明】

100：底氧化层

200：第一导体层

300：叠层

310：第二导体层

330：绝缘层

400：第一开口