[发明专利]金属栅极隔离结构及其形成方法

说明书

本发明的实施例提供了一种半导体器件，包括栅极隔离插塞，栅极隔离插塞进一步包括具有底部部分和两个侧壁部分的U型层以及与所述底部部分重叠的内部区。所述内部区接触所述两个侧壁部分。第一晶体管具有第一栅叠件，并且第一栅叠件的第一端与栅极隔离插塞的内部区和U型层均接触。第二晶体管具有第二栅叠件，第二栅叠件的第二端与栅极隔离插塞的内部区和U型层均接触。第一栅叠件和第二栅叠件在栅极隔离插塞的相对两侧。本发明的实施例还提供了一种形成半导体器件的方法。

技术领域

本发明的实施例总体涉及半导体领域，更具体地，涉及金属栅极隔离结构及其形成方法。

背景技术

金属氧化物半导体(MOS)器件是集成电路中的基础构成元件。现有的MOS器件通常具有包括掺杂有p型或n型杂质的多晶硅的栅电极，使用诸如离子注入或热扩散的掺杂操作使多晶硅掺杂有p型或n型杂质。栅电极的功函被调整至硅的带边缘(band-edge)。对于n型金属氧化物半导体(NMOS)器件，功函可以调整为接近硅的导带。对于p型金属氧化物半导体(PMOS)器件，功函可以调整为接近硅的价带。可以通过选择适当的杂质来实现调整多晶硅栅电极的功函。

具有多晶硅栅电极的MOS器件展示出载流子耗尽效应，载流子耗尽效应也称为多晶硅耗尽效应。当施加的电场从接近栅极电介质的栅极区清除载流子时，发生多晶硅耗尽效应，从而形成耗尽层。在n掺杂的多晶硅层中，耗尽层包括离子化的非移动供体位点，其中，在p掺杂的多晶硅层中，耗尽层包括离子化的非移动受体位点。耗尽效应导致有效栅极电介质厚度的增加，从而使得在半导体的表面处更加难以产生反型层。

可以通过形成金属栅电极或金属硅化物栅电极来解决多晶硅耗尽问题，其中，用于NMOS器件和PMOS器件的金属栅极也可以具有带边缘功函。由于NMOS器件和PMOS器件对于功函具有不同要求，因此使用双栅极CMOS器件。

在形成金属栅电极过程中，首先形成长的伪栅极，然后蚀刻，使得长的伪栅极的部分彼此分离。然后将介电材料填充到开口中，该开口是由长的伪栅被蚀刻掉的部分留下的。然后抛光介电材料，使得介电材料的部分位于伪栅极的剩余部分之间。然后用金属栅极替换伪栅的分隔开的各部分。

发明内容

根据本发明的一个方面，提供了一种半导体器件，包括：栅极隔离插塞、第一晶体管和第二晶体管。栅极隔离插塞包括：U型层，包括底部部分和两个侧壁部分；和内部区，与所述底部部分重叠，其中，所述内部区接触所述两个侧壁部分。第一晶体管包括第一栅叠件，其中，所述第一栅叠件的第一端与所述栅极隔离插塞的所述内部区和所述U型层均接触。第二晶体管包括第二栅叠件，并且所述第一栅叠件和所述第二栅叠件位于所述栅极隔离插塞的相对两侧，其中，所述第二栅叠件的第二端与所述栅极隔离插塞的所述内部区和所述U型层均接触。

根据本发明的另一方面，提供了一种半导体器件，包括：细长栅极叠层；栅极隔离插塞，将所述细长栅极叠层分割成第一栅叠件和第二栅叠件，其中，所述栅极隔离插塞包括：外层，包括底部部分和两个侧壁部分；和内部区，与所述底部部分重叠和接触，其中，所述外层的所述两个侧壁部分的顶面与所述内部区的顶面基本上彼此共面，并且所述第一栅叠件和所述第二栅叠件与所述内部区的相对侧壁相接触；第一鳍式场效应晶体管(FinFET)，包括：第一半导体鳍，其中，所述第一栅叠件横跨在所述第一半导体鳍上方；以及第二FinFET，包括：第二半导体鳍，其中，所述第二栅叠件横跨在所述第二半导体鳍上方。