[发明专利]一种FPGA配置方法及在线升级方法

说明书

技术领域

本发明涉及计算机领域，具体涉及一种FPGA配置及在线升级方法。

背景技术

目前很多产品都广泛用了FPGA，虽然品种不同，但编程方式几乎都一样：利用专用的EPROM对FPGA进行配置。专用的EPROM价格不便宜，且大不跟上都是一次性OPT方式编程。一旦更改FPGA设计，代价不小。

发明内容

为解决上述技术问题，本发明的技术方案如下：

第一方面，本发明提供一种采用无源串行方式对FPGA进行配置的方法，包括以下步骤：

SS1：设置nCONFIG＝"0"、DCLK＝"0"，保持2μS以上；

SS2：检测nSTATUS，如果为"0"，表明FPGA已响应配置要求，可开始进行配置，否则报错；

SS3：设置nCONFIG＝"1"，并等待5μS；

SS4：在Data0上放置数据，设置DCLK＝"1"，延时；

SS5：设置DCLK＝"0"，并检测nSTATUS，若为"0"，则报错并重新开始；

SS6：准备下一位数据，并重复执行步骤SS 4、SS 5，直到所有数据送出为止；

SS7：检测Conf_done是否变成"1"，若是，表明FPGA的配置已完成，如果所有数据送出后，Conf_done不为"1"，必须从SS 1开始重新配置；

SS8：配置完成后，再送出10个周期的DCLK，以使FPGA完成初始化。

进一步的，nCONFIG＝"0"后1μS内nSTATUS将为"0"。

进一步的，FPGA为Altera的FPGA。

进一步的，使用MPC860作CPU，BootROM采用SST39VF040，FPGA型号EP1K30。

进一步的，步骤SS8中FPGA完成初始化所需要的10个周期的DCLK是针对ACEX 1K和FLEX 10KE的,如果是APEX 20K，则需要40个周期。

进一步的，在配置过程中，如果检测到nSTATUS为"0"，表明FPGA配置有错误，则应回到步骤SS1重新开始。

第二方面，本发明提供一种对FPGA的在线升级的方法，步骤包括：

SS1：使用编译和连接工具，将FPGA的第一个版本与CPU的工作程序连接在一起，分别占用地址为0x70000-0x7FFFF和0x00000-0x6FFFF的存储空间；；

SS 2：单板启动时，CPU自动将0x70000-0x7FFFF的数据下载到FPGA中，完成FPGA配置；

SS 3：当FPGA需升级时，将新的RBF配置文件放在后台计算机中；

SS 4：CPU把BOOTROM的0x70000-0x7FFFF空间当作普通数据存储区，通过后台将新的RBF配置文件放在0x70000-0x7FFFF中；

SS 5：CPU调用BOOTROM中的FPGA配置子程序，对FPGA重新下载数据，完成FPGA升级。

进一步的，使用MPC860作CPU，BootROM采用SST39VF040，FPGA型号EP1K30，在MCP860的PB口选5根线与EP1K30连接成PS配置方式，Data0也由MPC860输出。

进一步的，存放FPGA配置数据的区域必须是CPU可重写的。

进一步的，如果某些单板BootROM的写功能必须禁止，此时FPGA配置数据可放在其它存储器中，如存放应用程序的FLASH中，升级FPGA配置数据可以和升级应用程序一并完成。

与Configuration EPROM方式相比本，本发明的方案有降低硬件成本、可多次编程、实现真正"现场可编程"、减少生产工序等优点。

附图说明

图1示出Configuration EPROM方式对FPGA进行配置的时序图。

图2示出本发明PS配置单片FPGA的硬件连接图

图3示出本发明PS配置多片FPGA的硬件连接图。

图4示出本发明采用PS方式对FPGA进行配置的时序图。

图5示出本发明采用PS方式对FPGA进行配置操作流程框图。

图6示出本发明对FPGA的在线升级的系统结构框图

图7示出本发明对FPGA的在线升级的系统电路原理图。

具体实施方式

以下结合说明书附图及具体实施例进一步说明本发明的技术方案。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。