[发明专利]半导体器件及半导体器件的制造方法

说明书

本发明涉及半导体器件及半导体器件的制造方法。能够提高半导体器件的特性。半导体器件构成为具有SOI衬底、在活性区域上隔着栅极绝缘膜(GI1)形成的栅电极(GE1)、和在元件分离区域形成的虚拟栅电极(DGE1)，该SOI衬底具有活性区域和元件分离区域即元件分离绝缘膜(STI)。在虚拟栅电极(DGE1)的两侧形成虚拟侧壁膜(DSW)，该侧壁膜以与活性区域与元件分离区域即元件分离绝缘膜(STI)的边界一致或重叠的方式配置。根据所述构成，即便在接触孔(C1)偏移形成的情况下，也能够防止插塞(P1)形成得较深而到达例如绝缘层(BOX)、支撑衬底(SB)。

技术领域

本发明涉及半导体器件及半导体器件的制造方法，特别是涉及有效应用于使用了SOI衬底的半导体器件的技术。

背景技术

作为能够抑制短沟道特性及抑制元件偏差的半导体器件，现在，使用着使用了SOI衬底的半导体器件。SOI衬底具有由Si(硅)等构成的支撑衬底，其上的绝缘层(也称为BOX(Buried Oxide(隐埋氧化物))层)，及其上的由Si等构成的薄的半导体层。在SOI衬底上形成了MISFET时，迁移率提高，另外还能够改善由杂质波动导致的元件偏差。

例如，专利文献1(日本特开2014-236097号公报)中公开了这样的技术，其中，以较宽的宽度并以覆盖与SOI层邻接的元件分离区域的上表面的端部的方式，形成在SOI衬底上部的SOI层上形成的外延层的技术。由此，能够防止形成位置发生了偏移的接触插塞与SOI层之下的半导体衬底的连接。

另外，专利文献2(日本特开2006-190823号公报)中公开了这样一种半导体器件，其中，在具有活性区域和沟槽分离区域的半导体衬底上，形成具有栅电极、栅极绝缘膜及侧壁膜绝缘膜的晶体管，且在沟槽分离区域上以不与活性区域重叠的方式配置有虚拟栅极布线。而且，在虚拟栅极布线的侧壁上形成有宽度为活性区域的端部与虚拟栅极布线间距离同等以上尺寸的侧壁绝缘膜。

现有技术文献

专利文献

专利文献1：日本特开2014-236097号公报

专利文献2：日本特开2006-190823号公报

发明内容

发明要解决的技术问题

本申请的发明人从事于使用如上所述的SOI(Silicon On Insulator(绝缘体上硅))衬底的半导体器件的研发，并就其特性提高进行着潜心研究。在SOI衬底上的活性区域上形成MISFET(Metal Insulator Semiconductor Field Effect Transistor：MIS型场效应晶体管)，并在该MISFET的源漏区域上形成接触插塞时，接触插塞的位置偏差成为问题。

具体而言，当接触插塞的形成位置由半导体层上偏移至元件分离区域侧时，接触插塞存在到达绝缘层、及/或支撑衬底的潜在可能性。当使用了所谓的由硅等构成的块体衬底(bulk substrate)时，由于经源漏区域而在衬底上形成接合，因此从接触插塞向衬底的漏电流小。与此相对，由于在绝缘层的下层的支撑衬底上未形成接合，因此向衬底的漏电流变大。

如上所述，对于使用了SOI衬底的半导体器件而言，期望用于降低上述漏电流、并提高其特性的半导体器件的构成的研究。

从本说明书的描述和附图可以清楚地看出本发明的其他课题和新颖特征。

用于解决问题的手段

对本申请中公开的实施方式之中的代表性的实施方式的概要简单说明如下。

本申请中公开的一个实施方式中所示的半导体器件为在SOI衬底上的活性区域与元件分离区域的边界附近，配置虚拟栅极及其两侧的虚拟侧壁膜的半导体器件。