[发明专利]半导体器件及其形成方法、半导体封装件

说明书

公开了多晶硅基接口保护。半导体器件包括布置在半导体衬底中的晶体管的有源器件。隔离层布置在半导体衬底处，多晶硅衬底层布置在隔离层和半导体衬底上方。多晶硅衬底层包括晶体管的接口保护电路的半导体器件区域。

技术领域

本发明一般地涉及半导体器件，特别地涉及基于多晶硅的接口保护。

背景技术

电力过载(EOS)被认为是器件或集成电路(IC)暴露于超过其绝对最大额定值的电流或电压。由于电压过冲，可能会发生EOS，导致高的破坏性电流。

一种类型的EOS是静电放电(ESD)，其被称为静电电荷在不同静电电位下在本体或表面之间的转移。由于电荷从充电的本体的突然放电，可能发生ESD。当不同地充电的对象靠近在一起时或者当它们之间的电介质击穿时，发生ESD，通常产生可见的火花。在1ns至200ns的非常短的时间段内，在0.1A至30A的典型范围内，ESD为高电流事件。

很多IC包括被设计用于保护IC免于诸如ESD事件和浪涌等瞬态电压的静电放电(ESD)保护电路。ESD保护电路通常被设计为在ESD事件期间导通并且形成电流放电路径以分流大的ESD电流并将输入/输出(I/O)和电源焊盘的电压钳位到足够低以防止IC被损坏的电平。例如，电流分流路径通常由提供具有相对低的导通电阻的传导路径的有源器件来提供。ESD保护电路通常确保低电阻路径，以防止电压建立到潜在的损坏水平。

除了上述的初级ESD保护电路之外，深亚微米CMOS IC通常在I/O和核心区域之间的信号接口处或者在一个芯片上的不同电源域之间的信号接口处需要次级ESD保护器件。当涉及到在一个封装件中的若干芯片的3D集成时，管芯到管芯接口也需要接口保护。接口保护通常很小(与初级ESD保护相比)，但是必须被放置在IC内的很多位置。

不仅在操作期间，而且也在产品的制造、组装、运输和整个生命周期内的其他步骤期间，敏感电子元件必须被保护免受ESD。例如，当充电的器件例如在封装或组装期间接触接地引脚时，来自器件的电荷被快速放电(ns范围)。根据ESD的来源，ESD脉冲的能量以及所需的保护是不同的。

发明内容

根据本发明的实施例，一种半导体器件包括布置在半导体衬底中的晶体管的有源器件、布置在半导体衬底处的隔离层以及布置在隔离层和半导体衬底上方的多晶硅衬底层。多晶硅衬底层包括晶体管的接口保护电路的半导体器件区域。

根据本发明的替代实施例，一种半导体封装件包括半导体芯片。该芯片包括布置在半导体衬底上方的半导体衬底和多晶硅衬底层。多个接口保护电路布置在多晶硅衬底层中。该芯片还包括多个接合焊盘，多个接口保护电路中的每个接口保护电路与多个接合焊盘中对应一个接合焊盘相关联。

根据本发明的实施例，一种形成半导体器件的方法包括在半导体衬底上方沉积多晶硅层，以及对多晶硅层进行图案化以形成晶体管的栅极、二极管和电阻器。二极管和电阻是用于保护晶体管免于静电放电电流的接口保护电路的部分。

附图说明

为了更完整地理解本发明及其优点，现在结合附图来参考以下说明，在附图中：

图1A示出了根据本发明的实施例的ESD保护系统的示意图；

图1B示出了根据本发明的实施例的半导体器件的剖视图；

图2示出了根据本发明的实施例的半导体器件的剖视图；

图3A示出了根据本发明的替代实施例的包括堆叠的二极管的ESD保护系统的示意图；

图3B是根据本发明的实施例的实现图3A的示意图的半导体器件的剖视图；

图3C是根据本发明的替代实施例的实现图3A的示意图的半导体器件的剖视图；

图4A示出了根据本发明的替代实施例的包括双极晶体管的ESD保护系统的示意图；