[发明专利]一种乘加计算装置及浮点乘加计算方法

说明书

本发明实施例提供一种乘加计算装置及浮点乘加计算方法。乘加计算装置包括至少两个浮点部分乘法器和一个多输入加法器，浮点部分乘法器由符号位异或电路、尾数乘法器和指数加法器组成，浮点部分乘法器接收归一化浮点数并进行乘法计算输出非归一化浮点数，加法器接收非归一化浮点数并将输入的非归一化浮点数累加并输出归一化浮点数。通过设置浮点部分乘法器只包括符号位异或电路、尾数乘法器和指数加法器不包括归一化模块，接收归一化浮点数进过乘法运算之后输出非归一化浮点数由加法器进行加法运算并输出归一化浮点数，从硬件电路方面对乘加计算装置进行了优化并提高了乘加计算装置的运算效率，降低了硬件电路的面积和功耗。

技术领域

本发明实施例涉及计算机硬件结构与电路设计技术领域，尤其涉及一种乘加计算装置及浮点乘加计算方法。

背景技术

近年来各类机器学习算法例如深度卷积神经网络在多个领域得到了广泛的应用，而且这些机器学习算法随着技术的更新变得更加计算密集与存储密集，相应所需要的计算资源和存储资源也在不断增加。为了解决这一问题，开发专用硬件成了学术界与工业界所公认的解决办法之一。学术界与工业界提出了很多不同架构的硬件加速平台。但是目前还没有一种对硬件电路进行优化设计实现提高运算效率的方法，因此，提供一种对硬件电路进行优化提高乘加计算装置的运算效率是目前业界亟待解决的技术问题。

发明内容

为了解决现有技术中存在的问题，本发明实施例提供一种乘加计算方法与装置。

一方面，本发明实施例提供一种乘加计算装置，包括至少两个浮点部分乘法器和一个多输入加法器，所述浮点部分乘法器由符号位异或电路、尾数乘法器和指数加法器组成，所述浮点部分乘法器接收归一化浮点数并进行乘法计算输出非归一化浮点数，所述加法器接收所述非归一化浮点数并将输入的非归一化浮点数累加并输出归一化浮点数，所述非归一化浮点数由符号位、非归一化尾数和指数部分构成，所述归一化浮点数由符号位、归一化尾数和指数部分构成。

另一方面，本发明实施例提供一种浮点乘加计算方法，包括：

接收至少四个归一化浮点数输入；

将所述归一化浮点数进行乘法运算，得到非归一化浮点数；

将所述非归一化浮点数进行加法运算，得到归一化浮点数。

本发明实施例提供的乘加计算装置及浮点乘加计算方法，通过设置至少两浮点部分乘法器和一个多输入加法器，浮点部分乘法器只包括符号位异或电路、尾数乘法器和指数加法器不包括归一化模块，接收归一化浮点数进过乘法运算之后输出非归一化浮点数由加法器进行加法运算并输出归一化浮点数，从硬件电路方面对乘加计算装置进行了优化并提高了乘加计算装置的运算效率，降低了硬件电路的面积和功耗。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的乘加计算装置的结构示意图；

图2是本发明实施例提供的乘加计算装置中浮点部分乘法器的结构示意图；

图3是本发明实施例提供的十六输入乘加计算装置结构示意图；

图4是本发明实施例提供的十六输入乘加计算装置中八输入加法器结构示意图；

图5是本发明实施例提供的浮点乘加计算方法流程示意图。

具体实施方式