[发明专利]垂直隧穿场效应晶体管及其形成方法有效
申请号: | 201710323454.6 | 申请日: | 2017-05-09 |
公开(公告)号: | CN108878521B | 公开(公告)日: | 2021-10-15 |
发明(设计)人: | 李勇 | 申请(专利权)人: | 中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司 |
主分类号: | H01L29/739 | 分类号: | H01L29/739;H01L21/331 |
代理公司: | 北京集佳知识产权代理有限公司 11227 | 代理人: | 吴敏 |
地址: | 201203 *** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 垂直 场效应 晶体管 及其 形成 方法 | ||
一种垂直隧穿场效应晶体管及其形成方法,方法包括:提供衬底;在衬底上形成第一掺杂层;在第一掺杂层上形成垂直纳米线;在第一掺杂层上形成伪栅层,伪栅层顶部低于垂直纳米线顶部;在伪栅层上形成覆盖垂直纳米线顶部的第一层间介质层;刻蚀垂直纳米线上方的第一层间介质层和部分厚度垂直纳米线,在第一层间介质层内形成凹槽;在凹槽内形成第二掺杂层;形成第二掺杂层后,刻蚀垂直纳米线之间的第一层间介质层,形成露出伪栅层的开口;去除伪栅层,开口和伪栅层所对应区域构成空腔;在空腔的侧壁和底部形成高k栅介质层。本发明通过引入高k栅介质层,从而减小垂直隧穿场效应晶体管的漏电流,且形成高k栅介质层的步骤易于操作,适于大规模生产。
技术领域
本发明涉及半导体领域,尤其涉及一种垂直隧穿场效应晶体管及其形成方法。
背景技术
随着互补金属氧化物半导体(Complementary Metal-Oxide-Semiconductor,CMOS)晶体管特征尺寸的不断缩小,CMOS晶体管的总功率消耗也不断增加。其原因在于:一、短沟道效应越来越明显(如漏电流增加);二、难以使电源电压随着CMOS晶体管尺寸的缩小而减小。后者主要是由于典型的MOS晶体管的亚阈值摆幅(Sub-Threshold Swing)具有约为60毫伏/10×10-6体积分数(mV/decade)的极限值,使得将CMOS晶体管由关状态切换至开状态需要一定的电压改变,CMOS晶体管具有最小电源电压。
由于隧穿场效应晶体管(Tunneling Field-Effect Transistor,TFET)的亚阈值摆幅可小于60mV/decade,相比CMOS晶体管,隧穿场效应晶体管的工作电压更小且漏电流更小,因此隧穿场效应晶体管逐渐代替CMOS晶体管,在低功耗应用中具有广阔的前景。
其中,由于垂直隧穿场效应晶体管(Vertical Tunneling Field-EffectTransistor,TFET,VTFET)的垂直隧道的长度和栅极宽度具有可调性(例如栅极宽度的调整可影响流经垂直隧道的饱和电流),因此,垂直隧穿场效应晶体管成为了常用的隧穿场效应晶体管类型。
但是,垂直隧穿场效应晶体管的性能仍有待提高。
发明内容
本发明解决的问题是提供一种垂直隧穿场效应晶体管及其形成方法,优化垂直隧穿场效应晶体管的电学性能。
为解决上述问题,本发明提供一种垂直隧穿场效应晶体管的形成方法,包括:提供衬底;在所述衬底上形成第一掺杂层;在所述第一掺杂层上形成垂直纳米线;在所述第一掺杂层上形成伪栅层,所述伪栅层的顶部低于所述垂直纳米线的顶部;在所述伪栅层露出的第一掺杂层上形成第一层间介质层,所述第一层间介质层覆盖所述垂直纳米线顶部;刻蚀去除所述垂直纳米线上方的第一层间介质层以及部分厚度的所述垂直纳米线,在所述第一层间介质层内形成凹槽;在所述凹槽内形成第二掺杂层;形成所述第二掺杂层后,刻蚀所述垂直纳米线之间的第一层间介质层,形成露出所述伪栅层的开口;形成所述开口后,去除所述伪栅层,所述开口和所述伪栅层所对应区域构成空腔;在所述空腔的侧壁和底部形成高k栅介质层;形成所述高k栅介质层后,向所述空腔内填充金属,形成栅极层。
可选的,所述第一掺杂层的掺杂离子类型为N型或P型,所述第二掺杂层的掺杂离子类型为N型或P型。
可选的,在所述第一掺杂层上形成垂直纳米线的步骤包括:在所述第一掺杂层上形成半导体层;对所述半导体层进行阱区注入工艺;在所述阱区注入工艺后,图形化所述半导体层,形成垂直纳米线。
可选的,所述伪栅层的材料为多晶硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。
可选的,去除所述伪栅层所采用的刻蚀工艺为湿法刻蚀工艺。
可选的,所述伪栅层的材料为多晶硅,所述湿法刻蚀工艺所采用的刻蚀溶液为四甲基氢氧化氨溶液。
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