[发明专利]基于多FPGA的有源配电网实时仿真器串行通讯方法

权利要求书

1.一种基于多FPGA的有源配电网实时仿真器串行通讯方法，其特征在于，包括如下步骤：

1)在由N个FPGA构成的有源配电网实时仿真器的上位机中，将待仿真的有源配电系统依据拓扑连接关系及FPGA的计算资源划分为N个子系统，其中，N1，读取各子系统元件的基本参数，形成各子系统电气部分的节点电导矩阵和控制部分的计算矩阵，设定实时仿真步长，将各子系统的相关信息分别下载到对应的FPGA中，根据子系统之间的连接关系及数据接口，设置第i个FPGA发送到与所述第i个FPGA直接相连的第j个FPGA的仿真接口数据的个数为M_i,j，其中i＝1,2,…,N，j＝1,2,…,N，仿真接口数据的传输延迟时间为L个时钟周期，各FPGA的仿真计算时间为K_i个时钟周期；

2)初始化实时仿真器，并设置仿真时刻t＝0，启动仿真；

3)仿真时间向前推进一个步长，t＝t+Δt；

4)每一个FPGA都从所述FPGA的串行通讯数据存储器中读出仿真所需的仿真接口数据，经过K_i个时钟周期完成步骤3)所述步长的仿真计算；

所述的串行通讯数据存储器，是由随机存取存储器RAM_i构成，随机存取存储器RAM_i的读使能信号ena_rd_i在每一仿真时步仿真开始时刻为高电平，并持续个时钟周期，随机存取存储器RAM_i的读地址addr_rd_i为连续整数随机存取存储器RAM_i的写使能信号ena_wr_i在每一仿真时步仿真计算完成后开始接收仿真接口数据时刻为高电平，并持续个时钟周期，随机存取存储器RAM_i的写地址addr_wr_i设置为连续整数随机存取存储器RAM_i的写使能信号ena_wr_i比随机存取存储器RAM_i的读使能信号ena_rd_i延迟L+K_i个时钟周期；

5)将每一个FPGA计算得到的M_i,j个仿真接口数据，发送到与所述FPGA直接相连的FPGA中；

6)每一个FPGA在接收到与所述FPGA直接相连的FPGA发送的仿真接口数据后，将仿真接口数据写入所述FPGA的串行通讯数据存储器中；

7)对实时仿真器进行仿真接口数据通讯结束校验，如果仿真接口数据通讯结束，则进入下一步，否则等待直至所有FPGA仿真接口数据通讯结束；

8)判断物理时间是否达到仿真时间t，如达到仿真时间t，则进入下一步，否则实时仿真器待机至仿真时间t后，进入下一步；

9)判断仿真时间t是否达到设定的仿真终了时刻T，如达到设定的仿真终了时刻T，则仿真结束，否则返回步骤3)。

2.根据权利要求1所述的基于多FPGA的有源配电网实时仿真器串行通讯方法，其特征在于，步骤7)所述的仿真接口数据通讯结束校验，是各FPGA将仿真接口数据写入串行通讯数据存储器结束后，分别生成通讯结束信号end_comm_sig_i，通讯结束信号end_comm_sig_i为高电平有效，当所有FPGA的通讯结束信号end_comm_sig_i均为高电平时，仿真接口数据通讯结束，否则等待，直至仿真接口数据通讯结束。