[发明专利]一种用于定位失效位置的半导体工艺验证数字电路及方法

说明书

技术领域

本发明涉及一种数字电路结构，特别涉及一种用于验证半导体工艺的数字电路布局结构是否失效的电路以及验证方法。

背景技术

半导体器件和电路制备过程中，从半导体单晶片到最终样品成型，须经历数十甚至上百道工序。为了确保产品性能达标、稳定可靠，并具有较高的成品率，依据各种集成电路产品的实际加工情况,对所有工艺步骤都提出近乎苛刻的要求。因而,在工艺实现过程中通常采用完备的监控和验证系统确保满足工艺指标。作为半导体验证系统的重要一环，工艺验证不仅仅是搜集相关数据，更重要的是要把大量验证数据及时整理分析，揭示生产过程中存在的问题，最终向工艺控制反馈，以满足正常的工艺控制条件最小化工艺偏差。因而对大量验证数据的科学管理，并保证准确和及时处理，已成为半导体工艺验证中的关键因素。为了验证工艺的可靠性问题，通常会使用基于该工艺的数字电路来进行测试。面向于全新的尚未成熟的待验证工艺，一些不确定因素导致的工艺问题仍然大量存在，例如：晶体管的失效，金属互连线的短路或断路，通孔的断接等。这些问题都会让测试电路失效，并且难以排查。使用专业的DFT(Design for Test)工具可以定位基于成熟工艺的测试电路的失效位置。但对于先进工艺实现的电路，由于可能同时存在多个失效节点从而导致DFT工具生成的结果完全是错误的。原因在于DFT工具的使用前提是工艺已经成熟稳定。比如，在极端情况下扫描链在制造过程中就已经断裂，但在实际电路测试时没有任何输出结果。因此迫切需要寻找一种可定位集成电路具体的失效位置的半导体工艺验证方法，以便于芯片解剖进而加以验证核实。

发明内容

本发明针对传统测试方法无法同时找到多个失效节点以及确定失效位置的问题，提出了一种用于验证半导体工艺的数字电路，通常需要在有限的芯片面积中尽量暴露出工艺的缺陷，通过控制金属连线的最大扇出，来进行失效分析，锁定发生失效的位置。控制金属连线的最大扇出(Max Fan-Out)为2,虽然会提高金属连线的数量(也就是提高制造难度)，但是为失效分析提供了更好的支持，更加容易定位失效的位置。该电路的优点有：1、结构简单可靠，可以通过测试机台调整建立时间和保持时间。2、严格控制数据通路(Data Path),数据流不会过度发散。3、严格控制金属连线的最大扇出(Max Fan-Out)为2。一个扇出为4的连线可以分解为三个扇出为2的连线和两个Buffer，这样做可以有效定位失效位置。4、当测试电路逻辑异常时，可以通过硬件描述语言(Verilog HDL)仿真结果确定失效位置或缩小失效位置的查找范围。

本发明提供一种用于定位失效位置的半导体工艺验证数字电路，其特征在于，包括：和输入测试信号发生器相连接的缓冲器单元；和缓冲器单元的输出端连接的测试单元；和测试单元的输出端连接的选择器单元；以及片选信号发生器，用于发出高、低电平，和选择器单元连接，其中，测试单元用于和待验证的数字电路连接。

本发明提供的用于定位失效位置的半导体工艺验证数字电路，还可以具有这样的特征，其特征在于：其中，缓冲器单元包含多个缓冲器，与多个输入测试信号发生器相连接的多个缓冲器之间是并联的。

本发明提供的用于定位失效位置的半导体工艺验证数字电路，还可以具有这样的特征，其特征在于：其中，每个输入测试信号发生器与两个缓冲器串联后再接入测试单元的输入端。

本发明提供的用于定位失效位置的半导体工艺验证数字电路，还可以具有这样的特征，其特征在于：其中，选择器单元具有相互串联的多个选择器。

本发明提供的用于定位失效位置的半导体工艺验证数字电路，还可以具有这样的特征，其特征在于：其中，选择器单元具有相互串联的两个选择器：第一选择器和第二选择器，第一选择器的一个输出端和片选信号发生器相连，另一个输出端和第二选择器的输入端相连，第二选择器的输入端和第一选择器的输出端连接，输出端即输出测试结果信号。

本发明还提供一种用于定位失效位置的半导体工艺的测试方法，其特征在于：使用输入测试信号发生器产生的测试信号与上述的用于定位失效位置的半导体工艺验证数字电路相连接，将待验证的数字电路连接在测试单元上，并对输出的测试结果信号进行检测对比：当测试结果信号与正常信号不符合时，即判定该待验证的数字电路为不合格的。

本发明提供的用于定位失效位置的半导体工艺的测试方法，还可以具有这样的特征，其特征在于：其中，测试信号为多组高低电平序列，正常信号为与多组高低电平序列相对应的集合。

发明作用与效果

从上述技术方案可看出，本发明具有以下有益效果：