[发明专利]基于ARM和FPGA的智能网络摄像头的分析系统及分析方法

权利要求书

1.一种基于ARM和FPGA的智能网络摄像头的分析系统，包括流媒体捕获模块、流媒体解码模块以及图像识别处理模块，其特征在于，所述流媒体捕获模块采用RTSP流媒体客户端，所述流媒体解码模块采用基于解码ARM的硬件解码器，所述RTSP流媒体客户端运行于所述解码ARM的系统中并分别与网络摄像头和所述硬件解码器连接，所述图像识别处理模块配置有基于FPGA的硬件加速器，所述解码ARM与所述FPGA之间通过PCle高速总线相连接，所述流媒体解码模块与所述图像识别处理模块的数据格式相同，所述RTSP流媒体客户端对多路IPC流媒体进行高速并行捕获，所述硬件解码器对多路IPC流媒体进行同时解码，并且实时抓取解码后图像进行输出，所述硬件加速器对图像进行实时目标识别。

2.如权利要求1所述的基于ARM和FPGA的智能网络摄像头的分析系统，其特征在于，所述解码ARM采用Hi3536芯片。

3.如权利要求1所述的基于ARM和FPGA的智能网络摄像头的分析系统，其特征在于，所述硬件加速器为Sobel边缘检测加速器。

4.如权利要求1所述的基于ARM和FPGA的智能网络摄像头的分析系统，其特征在于，所述硬件加速器为CNN硬件加速器，所述CNN硬件加速器采用加法树和二进制数移位的方式完成并行的卷积计算。

5.如权利要求1所述的基于ARM和FPGA的智能网络摄像头的分析系统，其特征在于，所述网络摄像头、所述硬件解码器以及所述图像识别处理模块分别通过网线电连接交换机。

6.如权利要求5所述的基于ARM和FPGA的智能网络摄像头的分析系统，其特征在于，所述交换机为通用千兆交换机。

7.如权利要求1所述的基于ARM和FPGA的智能网络摄像头的分析系统，其特征在于，所述硬件加速器通过PCIE高速串行计算机扩展总线连接所述图像识别处理模块。

8.如权利要求1所述的基于ARM和FPGA的智能网络摄像头的分析系统，其特征在于，所述图像识别处理模块通过HDMI高清连接线连接显示器。

9.如权利要求1-8任一所述的基于ARM和FPGA的智能网络摄像头系统的分析方法，包括流媒体捕获过程和流媒体解码过程，其特征在于：

所述流媒体捕获过程包括如下步骤：

S1-1、实例化RTSP流媒体客户端的句柄，进入S1-2；

S1-2、初始化一个或多个RTSP流媒体客户端，进入S1-3；

S1-3、打开每个所述RTSP流媒体客户端的RTSP流，进入S1-4；

S1-4、使用RTSP流媒体客户端中的数据回调函数获取RTSP流媒体数据，进入S1-5；

S1-5、删除每个所述RTSP流媒体客户端；

所述流媒体解码过程包括如下步骤：

S2-1、初始化硬件解码器，进入S2-2；

S2-2、配置所述硬件解码器的VB视频缓存池参数，进入S2-3；

S2-3、配置所述硬件解码器的VDEC解码模块参数、VPSS处理模块参数以及VO输出模块参数，使所述VDEC解码模块的通道与所述RTSP流媒体客户端一一对应，所述VPSS处理模块的组与所述VDEC解码模块的通道一一对应，所述VO输出模块的通道与所述VPSS处理模块的组一一对应，进入S2-4；

S2-4、使能所述VDEC解码模块的通道、所述VO输出模块通道的通道以及所述VPSS处理模块的组，进入S2-5；

S2-5、绑定对应的RTSP流媒体客户端、VDEC解码模块的通道、VPSS处理模块的组以及VO输出模块通道的通道，进入S2-7；

S2-6、一个或多个所述RTSP流媒体客户端送出一路或多路RTSP流媒体数据，进入S2-7

S2-7、所述硬件解码器通过所述数据回调函数的使用，获取所述一路或多路RTSP流媒体数据，进入S2-8；

S2-8、在每个回调函数中，发送流媒体数据到与其对应的VDEC解码模块的通道中，进入S2-9；

S2-9、从每个VDEC解码模块的通道中取出解码后的图像数据，发送到与其对应的VPSS处理模块进行缩放操作，进入S2-10；

S2-10、从每个VDEC解码模块的通道中取出解码后的图像数据，发送到与其对应的VO输出模块的通道中。

10.如权利要求9所述的基于ARM和FPGA的智能网络摄像头系统的分析方法，其特征在于，当流媒体为1080P@60fps时，VDEC解码模块的个数不大于16。