[发明专利]一种用于调整高速线分段等长的方法、实现方法及系统

说明书

技术领域

本发明涉及PCB Layout设计领域，具体是一种用于调整高速线分段等长的方法、实现方法及系统，适于高速线路径上分段较多的高速线分段等长分布调整，以提高Layout设计效率。

背景技术

随着电子行业的不断发展，高速信号不断增多，同时对信号质量的要求越来越高，PCB设计的难度也越来越大，相应设计工程师的工作量也越来越大。

在PCB设计中，整个高速线链路通常会被电容或过孔（via）分割成多个线段。因此，在PCB设计时，为有更好的信号质量，高速信号线（即为本发明的专利申请文件中所述的高速线），如差分线DP、DN，不仅需要做到net之间长度的匹配，还需要做到高速信号线的分段长度也精确匹配。

传统方式往往需要手动查看高速线（如差分线DP、DN）的分段长度，再手动调整高速线分段的差值（tolerance），使高速线（如差分线DP、DN）的分段长度和DP、DN net都符合spec要求。工程师手动操作工作量大且工作效率较低，此为现有技术的不足之处。

发明内容

本发明所要解决的技术问题是，针对现有技术的不足，提供一种用于调整高速线分段等长的方法、实现方法及系统，用于减少工程师手动操作的工作量，进而提高Layout设计效率。

为解决上述技术问题，本发明提供了一种用于调整高速线分段等长的方法，该方法用于PCB Layout设计中，包括步骤：

1）选择当前所要调整其二者的分段等长的两高速线的trace；

2）获取上述1）中当前所选择的两高速线的trace的长度；

3）比较上述2）中所获取的两高速线的trace的长度的大小，并选取其中trace的长度较大的高速线作为基准高速线，且将其中trace的长度较小的高速线确定为当前待调整高速线；

4）对应选取上述3）中所确定的基准高速线和当前待调整高速线的各相应分段的trace；

5）对应获取上述4）中所选取的各相应分段的trace的长度；

6）基于上述5）中对应获取的各相应分段的trace的长度、以及预先设定的规则，对应输入上述3）中所确定的当前待调整高速线的各相应分段的trace长度调整设置参数；

7）基于上述6）中所输入的上述当前待调整高速线的各相应分段的trace长度调整设置参数，对应调整该当前待调整高速线各相应分段的trace分布，进而完成对上述1）中所选择的两高速线的分段等长布线调整。

本发明还提供了一种用于调整高速线分段等长的实现方法，该方法用于Cadence Layout设计中，包括步骤：

A、编写PCB板中用于实现如权利要求1中所述的用于调整高速线分段等长的方法的Skill程序；

B、将步骤A中所编写的Skill程序添加到Skill菜单中；

C、运行步骤B中添加至Skill菜单中的Skill程序，用于实现高速线各分段trace的等长调整；

D、运行上述Skill程序结束，输出Done命令，完成高速线分段等长的布线调整。

另外，本发明还提供了一种用于调整高速线分段等长的系统，该系统应用于PCB Layout设计，包括：

高速线选取模块，用于选取当前所要调整其二者的分段等长的两高速线；

高速线trace的长度获取模块，用于获取上述高速线选取模块当前所选取的两高速线的trace的长度；

高速线分段选取模块，用于对应选取上述高速线选取模块当前所选取的两高速线的各相应分段的trace；

高速线分段trace长度获取模块，用于对应获取并显示上述高速线分段选取模块所选取的各相应分段的trace的长度；

当前待调整高速线确认模块，用于对上述高速线trace的长度获取模块所获取的两高速线的trace的长度进行大小比较，，并选取其中trace的长度较长的高速线作为基准高速线，且将其中的trace的长度较小的高速线确认为当前待调整高速线；

参数输入模块，用于对应输入通过上述高速线分段选取模块所选出的当前待调整高速线的各分段的trace长度调整设置参数；

高速线分段调整控制模块，基于通过上述参数输入模块输入的当前待调整高速线的各相应分段的trace长度调整设置参数，对应调整上述确定出的当前待调整高速线的各相应分段的trace的分布，以完成当前通过上述高速线选取模块所选取的两高速线的分段等长调整。

与现有技术相比，本发明的优点在于：