[发明专利]具有即时加密器的计算系统及其操作方法

说明书

用于发送加密数据的路径与用于发送未加密数据的路径完全分离。为此，在地址空间上创建虚拟安全存储器。如果中央处理单元(CPU)在虚拟安全存储器中写入数据，则硬件在自动地对数据进行加密之后将数据存储在动态随机存取存储器(DRAM)的特定区域中。在CPU意图读取数据的情况下，硬件在自动地对从DRAM的特定区域读取的数据进行解密之后将数据发送到CPU。

技术领域

本文公开的发明构思的实施例涉及一种具有即时加密器的计算系统及其操作方法。

背景技术

动态随机存取存储器(DRAM)是一种将数据的每一个比特存储在集成电路内的单独电容器中的存储器。DRAM通常用作系统的主存储器，因此影响系统的整体性能。为了保护DRAM避免其数据被探测，已经开发了各种方法。例如，中央处理单元(CPU)和DRAM可以用硅制造，并且通过一个管芯上的硅通孔(TSV)彼此附接。然而，这种方法是相当昂贵的。在另一种方法中，可以对存储在DRAM中的重要数据的全部或一部分进行加密。然而，如果加密逻辑被布置在CPU和DRAM之间，则系统的速度整体降低。

发明内容

本发明构思的实施例提供了一种防止系统性能下降并且昂贵地对DRAM进行加密的计算系统及其操作方法。

根据示例性实施例的一个方面，一种计算系统的操作方法，该方法包括：在即时加密器处，从中央处理单元接收用于访问伪安全存储器的地址和数据；在所述即时加密器处，将所述地址转换为用于访问主存储器的存储器地址；在即时加密器处，基于加密算法对所述数据进行加密；以及在存储器控制器处，将所加密的数据存储在与所述存储器地址相对应的主存储器中。

根据示例性实施例的一个方面，一种集成电路的操作方法，该方法包括：在连接到第一层总线的中央处理单元处，通过连接到第一层总线的多层总线向即时加密器下发读取事务；在所述即时加密器处，通过所述多层总线或第二多层总线向连接到所述第一层总线的存储器控制器下发相应的读取事务；在即时加密器处，通过所述多层总线从存储器控制器接收与读取事务相对应的数据；在即时加密器处，对所接收的数据进行解密；以及在所述即时加密器处，通过所述多层总线和所述第一层总线将所解密的数据传送到所述中央处理单元。

根据示例性实施例的一个方面，一种集成电路的操作方法，该方法包括：在连接到第一层总线的中央处理单元处，通过连接到第一层总线的第二层总线将安全数据传送到即时加密器；在即时加密器处，对安全数据进行加密；在所述即时加密器处，通过所述第二层总线或另一第二层总线将所加密的数据传送到连接到所述第一层总线的第一存储器控制器；将所加密的数据存储在连接到所述第一存储器控制器的第一存储器的加密数据区域中；在中央处理单元处，将非安全数据传送到连接到第一层总线的第二存储器控制器；以及将非安全数据存储在连接到第二存储器控制器的第二存储器的非加密数据区域中，其中第一存储器控制器与第二存储器控制器相同或不同。

根据示例性实施例的一个方面，一种集成电路，包括：第一层总线；第二层控制总线，该第二层控制总线连接到第一层总线；第三层控制总线，该第三层控制总线连接到第二层控制总线；第二层数据总线，该第二层数据总线连接到第一层总线；第三层数据总线，该第三层数据总线连接到第二层数据总线；中央处理单元，该中央处理单元连接到第一层总线；至少一个存储器控制器，该至少一个存储器控制器连接到第一层总线；以及即时加密器，该即时加密器通过第二层控制总线和第三层控制总线接收写入事务或读取事务，并执行伪安全存储器的功能，其中，该即时加密器被配置为：在所述伪安全存储器的写入操作期间，响应于所述写入事务对从所述中央处理单元传送的数据进行加密，并且通过所述第二层数据总线和所述第三层数据总线将所加密的数据传送到所述至少一个存储器控制器；或在伪安全存储器的读取操作期间，响应于读取事务，接收从至少一个存储器控制器传送的加密数据，并对所接收的加密数据进行解密。