[发明专利]具有降低的寄生电容的半导体元件

说明书

一种半导体元件包括：衬底以及晶体管，所述晶体管包括形成在所述衬底上的源极、漏极及栅极。所述半导体元件进一步包括：深井，其形成在所述衬底中位于所述衬底的表面之下的预定距离处；以及触点，其被配置成将所述深井电耦合至电压源，使得电压能够施加至所述深井而生成用于降低所述晶体管与所述衬底之间的寄生电容的衬底耗尽区。

技术领域

本发明实施例涉及半导体元件，且更具体来说涉及例如为鳍型场效晶体管(“fin”field effect transistor，FinFET)的一种半导体元件，其具有能被配置成降低寄生电容(parasitic capacitance)的衬底耗尽区(substrate depletion region)。

背景技术

半导体元件常困扰于会导致元件的高频性能降级的寄生电容。半导体元件的一个实例为“鳍”型场效晶体管(FinFET)元件。FinFET元件有时会以包括在衬底上形成的栅极、源极及漏极的非平面多栅晶体管(non-planar multi-gate transistor)形式呈现。通常，FinFET包括在衬底上形成的“鳍”。栅极对鳍进行分割以将其划分成两部分。所得的鳍被掺杂以形成FinFET的源极区及漏极区。

发明内容

本发明实施例提供一种半导体元件，包括衬底、晶体管、深井以及触点。晶体管包括在衬底上形成的源极、漏极及栅极。深井形成在衬底中位于衬底的表面之下的预定距离处。触点被配置成将深井电耦合至电压源，使得电压能够施加至深井而生成衬底耗尽区。

附图说明

结合附图阅读以下详细说明，会最好地理解本发明实施例的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。

图1是根据某些实施例的FinFET元件的实例的示意图。

图2是根据某些实施例的FinFET元件的另一实例的示意图。

图3是根据某些实施例的FinFET元件的另一实例的示意图。

图4是根据某些实施例的FinFET元件的另一实例的示意图。

图5是说明制作及操作根据某些实施例的FinFET元件的实例的流程图。

图6A至图6C说明根据某些实施例的鱼骨形深N井的各种实施例。

具体实施方式

以下公开内容提供用于实作所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开内容。当然，这些仅为实例且不旨在进行限制。例如，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开内容可能在各种实例中重复使用参考编号及/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。

此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个部件或特征与另一(其他)部件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括元件在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对性描述语可同样相应地进行解释。

本文所述衬底耗尽区可实作于各种类型的半导体元件中以降低寄生电容。衬底耗尽区是半导体元件的衬底内的绝缘区。可以包括例如以下方式的若干方式中的任一种来形成衬底耗尽区：生成使得衬底内的自由载流子(free carrier)被移除的电场。