[发明专利]加法器

权利要求书

1.一种加法器，其特征在于，包括：稀疏树进位电路、预求和电路和输出电路；所述稀疏树进位电路包括共用电路、第一进位电路和第二进位电路；其中，

所述共用电路分别与所述第一进位电路和所述第二进位电路连接；所述共用电路用于，根据第一输入值和第二输入值，生成共用进位项；所述第一进位电路用于，根据所述共用进位项生成第一进位输出值；所述第二进位电路用于，根据进位输入值以及所述共用进位项生成第二进位输出值；

所述预求和电路用于，将所述第一输入值和所述第二输入值相加得到第一输出值，将所述第一输入值、所述第二输入值和1相加得到第二输出值；

所述输出电路分别与所述第一进位电路、所述第二进位电路和所述预求和电路连接；所述输出电路用于，根据所述第一进位输出值，输出所述第一输出值或所述第二输出值作为求和的结果；所述输出电路还用于，根据所述第二进位输出值，输出所述第一输出值或所述第二输出值作为求和加1的结果；

所述输出电路包括：第一判断电路和第二判断电路；

所述第一判断电路分别与所述第一进位电路的输出端和所述预求和电路的输出端连接；所述第二判断电路分别与所述第二进位电路的输出端和所述预求和电路的输出端连接；

所述第一判断电路，用于判断所述第一进位输出值是否为1，当所述第一进位输出值不为1时，输出所述第一输出值作为所述求和的结果，当所述第一进位输出值为1时，输出所述第二输出值作为所述求和的结果；

所述第二判断电路，用于判断所述第二进位输出值是否为1，当所述第二进位输出值不为1时，输出所述第一输出值作为所述求和加1的结果，当所述第二进位输出值为1时，输出所述第二输出值作为所述求和加1的结果。

2.根据权利要求1所述的加法器，其特征在于，所述加法器还包括：预处理电路；

所述预处理电路的输入端接收第一输入值、第二输入值、进位输入值和0值，所述预处理电路的输出端和所述稀疏树进位电路连接。

3.根据权利要求2所述的加法器，其特征在于，所述预处理电路包括第一预处理电路和第二预处理电路；

所述第一预处理电路与所述共用电路连接，用于根据所述第一输入值和所述第二输入值，生成第一进位传播项和第一进位产生项，并将所述第一进位传播项和所述第一进位产生项发送给所述共用电路；

所述第二预处理电路与所述第二进位电路连接，用于根据所述进位输入值和0值生成第二进位传播项和第二进位产生项，并将所述第二进位传播项和所述第二进位产生项发送给所述第二进位电路。

4.根据权利要求3所述的加法器，其特征在于，所述共用电路用于根据所述第一进位传播项和第一进位产生项生成共用进位项；

所述第二进位电路用于根据所述第二进位传播项和所述第二进位产生项以及所述共用进位项生成所述第二进位输出值。

5.根据权利要求3所述的加法器，其特征在于，所述第一预处理电路具体用于，根据所述第一输入值A的每1个比特位A[i]和所述第二输入值B的每1个比特位B[i]生成所述第一进位传播项p[i]和所述第一进位产生项g[i]；

其中，g[i]为A[i]和B[i]的相与，p[i]为A[i]和B[i]的相或，i的取值范围为0至n-1的正整数，n为所述第一输入值A和所述第二输入值B中较大数值的比特位数；

所述第二预处理电路具体用于，根据所述进位输入值c和0值生成所述第二进位传播项p₀和所述第二进位产生项g₀；

其中，g₀为c和0的相与，p₀为c和0的相或。

6.根据权利要求5所述的加法器，其特征在于，所述稀疏树进位电路用于根据所述第一输入值和所述第二输入值的每4个比特位生成一个所述第一进位输出值和一个所述第二进位输出值。

7.根据权利要求6所述的加法器，其特征在于，所述第一进位电路具体用于根据n位的所述第一输入值和所述第二输入值中的低3位生成的低3位第一进位传播项和低3位第一进位产生项生成一个所述第一进位输出值。

8.根据权利要求7所述的加法器，其特征在于，所述预求和电路根据所述第一输入值和所述第二输入值的每4个比特位生成一个所述第一输出值和一个所述第二输出值。