[发明专利]用于低功耗流水线ADC的多模块共享型流水线级电路结构

权利要求书

1.用于低功耗流水线ADC的多模块共享型流水线级电路结构，其特征在于，包括第一乘法数模单元(MDAC1)、第一级间ADC(sub_ADC1)、第二乘法数模单元(MDAC2)和第二级间ADC(sub_ADC2)；所述第一乘法数模单元(MDAC1)与第二乘法数模单元(MDAC2)分时复用第三电容(C_f1)、第四电容(C_f2)和第一运放(OPA)；所述第一级间ADC(sub_ADC1)与第二级间ADC(sub_ADC2)分时复用第一Latch(Latch1)和第二Latch(Latch2)；

在时钟相Φ1为高电平时，所述第三电容(C_f1)对参考电平V_dac2进行采样，第四电容(C_f2)作为反馈电容与所述第一运放(OPA)作为第二乘法数模单元(MDAC2)的模块单元，实现第二乘法数模单元(MDAC2)的相减、取余、冗余放大的功能；在时钟相Φ2为高电平时，所述第三电容(C_f1)和第四电容(C_f2)作为第一乘法数模单元(MDAC1)的反馈电容与所述第一运放(OPA)一起实现第一乘法数模单元(MDAC1)的相减、取余、冗余放大功能，同时，第三电容(C_f1)和第四电容(C_f2)作为第二乘法数模单元(MDAC2)的采样电容，完成第二乘法数模单元(MDAC2)的采样操作；在时钟相Φa为高电平时，所述第三电容(Cf1)和第四电容(Cf2)、第一运放(OPA)进行复位操作，以消除记忆效应；

所述第一Latch(Latch1)和第二Latch(Latch2)在时钟相Φ1为高电平时，作为第一级间ADC(sub_ADC1)比较器，实现输入信号与参考阈值的比较；在时钟相Φ2为高电平时，作为第二级间ADC(sub_ADC2)的比较器，实现输入信号与参考阈值的比较；在时钟相Φa1为高电平时，进行复位操作；

所述时钟相Φa在时钟相Φ2上升沿到来前存在高电平，所述时钟相Φa1在时钟相Φ1、时钟相Φ2上升沿到来前都存在高电平。

2.根据权利要求1所述的用于低功耗流水线ADC的多模块共享型流水线级电路结构，其特征在于，所述第一乘法数模单元(MDAC1)包括第一电容(C_s1)、第二电容(C_s2)、第三电容(C_f1)、第四电容(C_f2)、第一开关(S1)、第二开关(S2)、第五开关(S5)、第十六开关(S16)、第十七开关(S17)、第二十二开关(S22)、第二十三开关(S23)、第二十四开关(S24)、第二十五开关(S25)、第一编码电路(Decoder1)，第三十二开关(S32)、第三十三开关(S33)和第一运放(OPA)；

所述第二乘法数模单元(MDAC2)包括第三电容(C_f1)、第四电容(C_f2)、第八开关(S8)、第十三开关(S13)、第十四开关(S14)、第十五开关(S15)、第二十二开关(S22)、第二编码电路(Decoder2)、第一运放(OPA)；

其中，第一电容(C_s1)右极板与第二电容(C_s2)右极板相连，且与第五开关(S5)上端及第二十五开关(S25)左端点相连，左极板接第一开关(S1)右端点及第二十四开关(S24)的右端点；第一开关(S1)左端点与输入信号V_in相连且与第二开关(S2)相连；第二十四开关(S24)左侧与地电平相连；第二电容(C_s2)左侧与第二开关(S2)右侧，第二十三开关(S23)右侧相连，第二十三开关(S23)左侧接参考电平V_dac1；第三电容(C_f1)和第四电容(C_f2)左侧与第十六开关(S16)上侧及第二十五开关(S25)右侧相连，且与第一运放(OPA)负输入端相连；第十六开关(S16)下侧与地电平相连且与第一运放(OPA)正输入端相连；第三电容(C_f1)右侧与第二十二开关(S22)左侧及第十五开关(S15)左侧相连，第四电容(C_f2)右侧与第二十二开关(S22)右侧及第十七开关(S17)上侧及第八开关(S8)左侧相连，同时与第一运放(OPA)输出端相连；第一编码电路(Decoder1)输出端控制第二十三开关(S23)的状态；第一编码电路(Decoder1)工作状态由第三十三开关(S33)、第三十二开关(S32)控制；

第八开关(S8)的右侧接第三级输入，第十五开关(S15)的右侧接参考电平V_dac2，第十五开关(S15)的控制端接第二编码电路(Decoder2)的输出，第二编码电路(Decoder2)由第十三开关(S13)和第十四开关(S14)控制；

第一开关(S1)、第二开关(S2)、第八开关(S8)、第十三开关(S13)和第十四开关(S14)由时钟相Φ1控制，第二十二开关(S22)由时钟相Φ1的反相时钟控制，第二十四开关(S24)、第二十五开关(S25)、第三十三开关(S33)和第三十二开关(S32)由时钟相Φ2控制，第十六开关(S16)和第十七开关(S17)由时钟相Φ_a控制，第五开关(S5)由时钟相Φ1E控制；其中，时钟相Φ1E的下降沿比时钟相Φ1下降沿提前。

3.根据权利要求1所述的一种用于低功耗流水线ADC的多模块共享型流水线级电路结构，其特征在于，所述第一级间ADC(sub_ADC1)包括第三开关(S3)、第四开关(S4)、第六开关(S6)、第七开关(S7)、第十八开关(S18)、第十九开关(S19)、第二十开关(S20)、第二十一开关(S21)、第二十六开关(S26)、第二十七开关(S27)、第五电容(C_sc11)、第六电容(C_sc12)，第一Latch(Latch1)和第二Latch(Latch2)；

所述第二级间ADC(sub_ADC2)包括第九开关(S9)、第十开关(S10)、第十一开关(S11)、第十二开关(S12)、第二十八开关(S28)、第二十九开关(S29)、第三十开关(S30)、第三十一开关(S31)、第七电容(C_sc21)、第八电容(C_sc22)、第一Latch(Latch1)和第二Latch(Latch2)；

第五电容(C_sc11)左侧与第三开关(S3)右侧及第十八开关(S18)上侧相连，第十八开关(S18)下侧接阈值电压V_th1；第三开关(S3)左侧与第四开关(S4)左侧相连，且接输入信号；第五电容(C_sc11)的右侧接第六开关(S6)的上侧，且与预防大器1(pre1)输入端相连，预防大器1(pre1)输出端与第二十六开关(S26)左侧相连，第二十六开关(S26)右侧接第一Latch(Latch1)输入端，第一Latch(Latch1)复位由第二十开关(S20)控制；第六电容(C_sc12)左侧与第四开关(S4)右侧及第十九开关(S19)上侧相连，第十九开关(S19)下侧接阈值电压V_th2；第六电容(C_sc12)的右侧接第七开关(S7)的上侧，且与预防大器2(pre2)输入端相连，预防大器2(pre2)输出端与第二十七开关(S27)左侧相连，第二十七开关(S27)右侧接第二Latch(Latch2)输入端，第二Latch(Latch2)复位由第二十一开关(S21)控制；

第二十八开关(S28)右侧与第二十九开关(S29)右侧相连，且接第一运放(OPA)的输出端，第二十八开关(S28)左侧与第十开关(S10)上侧及第七电容(C_sc21)右侧相连，第七电容(C_sc21)左侧与第三十开关(S30)上侧及第十二开关(S12)右侧相连，第十二开关(S12)左侧接第一Latch(Latch1)的输入端；第二十九开关(S29)左侧与第九开关(S9)上侧及第八电容(C_sc22)右侧相连，第八电容(C_sc22)左侧与第三十一开关(S31)上侧及第十一开关(S11)右侧相连，第十一开关(S11)左侧接第二Latch(Latch2)的输入端；

第三开关(S3)、第四开关(S4)、第九开关(S9)、第十开关(S10)、第十一开关(S11)和第十二开关(S12)由时钟相Φ1控制，第二十六开关(S26)、第二十七开关(S27)、第二十八开关(S28)和第二十九开关(S29)由时钟相Φ2控制，第十八开关(S18)和第十九开关(S19)由时钟相Φa控制，第六开关(S6)和第七开关(S7)由时钟相Φ1E控制，第三十开关(S30)和第三十一开关(S31)由时钟相Φ2E控制，第二十开关(S20)和第二十一开关(S21)由时钟相Φa1控制；其中，时钟相Φ1E的下降沿比时钟相Φ1下降沿提前，时钟相Φ2E的下降沿比时钟相Φ2下降沿提前。